Eletr

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Eletrônica Digital
prof. Victory Fernandesvictoryfernandes_at_yahoo.co
m.brwww.tkssoftware.com/victory
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Circuitos combinacionais

• Em qualquer instante de tempo, níveis lógicos das
  saídas depende apenas dos níveis lógicos das
  entradas
• Condições de entrada anteriores não tem efeito
  sobre as saídas atuais
• Circuitos não tem memória

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Flip-Flops

• Elemento de memória
• Implementado a partir de portas lógicas
• Também conhecidos como FFs, latch e multivibrador
  biestável

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Flip-Flops

• Entradas de controle
• Nome depende do tipo de flip-flop em questão
• Saídas Q e Q
• Q é a saída normal do FF e Q a saída invertida
• Q representa o estado do FF
• Tipo SR
• Tipo JK
• Tipo D

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Flip-Flop SR

• SET/RESET(CLEAR)
• Q 1 setar o flip-flop
• Q 0 resetar o flip-flop

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Flip-Flop SR

• Latch com NAND
• Latch com NOR
• Entradas em repouso, então uma delas é pulsada
  sempre que se deseja alterar as saídas

7
NAND
8
Latch com NAND
9
Latch com NAND

• Entradas em repouso (nível ALTO), então uma delas
  é pulsada (nível BAIXO) sempre que se deseja
  alterar as saídas
• Existem dois estados de saída igualmente
  prováveis quando SETRESET1

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Latch com NAND

• Quando energizado não é possível prever o estado
  inicial da saída do FF se as entradas SETRESET1
• Existem chances iguais de o estado inicial da
  saída ser Q0 ou Q1
• Dependência de fatores como atrasos internos de
  propagação, capacitâncias parasitas e carga
  externa

11
Latch com NAND

• Se Q0 então NAND2 dá saída Q1 e
  consequentemente NAND1 dá saída Q0

12
Latch com NAND

• Se Q1 então NAND2 dá saída Q0 e
  consequentemente NAND1 dá saída Q1

13
Latch com NAND

• Se um latch tiver de iniciar em um estado
  particular para garantir a operação adequada de
  um circuito, ele não deve ser iniciado com
  SETRESET1, ou seja, terá de ser colocado no
  estado desejado
• Aplicar pulso apropriado na entrada SET ou RESET
  no início da operação do circuito

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Setando o Latch

• Análise quando Q0 ao energizar
• Quando SET0 no instante t0, saída altera para
  Q1
• Quando retornamos SET1 no instante t1, valor da
  saída permace Q1

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Setando o Latch

• Análise quando Q1 ao energizar
• Quando SET0 no instante t0 saída permanece Q1
• Quando retornamos SET1 no instante t1, valor da
  saída permace Q1

16
Setando o Latch

• Nos dois casos anteriores a saída assume valor
  Q1 quando entrada SET é pulsada

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Resetando Latch

• Análise quando Q0 ao energizar
• Quando RESET0 no instante t0, valor da saída
  permanece Q0
• Quando retornamos RESET1 no instante t1, valor
  da saída permace Q0

18
Resetando Latch

• Análise quando Q1 ao energizar
• Quando RESET0 no instante t0, valor da saída
  altera para Q0
• Quando retornamos RESET1 no instante t1, valor
  da saída permace Q0

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Resetando o Latch

• Nos dois casos anteriores a saída assume valor
  Q0 quando entrada RESET é pulsada

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Latch com NANDResumo

• SETRESET1
• Estado normal de repouso
• Não tem nenhum efeito na saída
• Saída Q permace a mesma da condição anterior
• SET0 RESET1 (Setar o latch)
• Saída Q1
• Saída permance Q1 mesmo se SET1
• SET1 RESET0
• Saída Q0
• Saída permance Q0 mesmo se RESET1

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Latch com NANDResumo

• SETRESET0
• Tenta a mesmo tempo setar e resetar o latch
• Produz QQ1
• Se as entradas retornarem ao 1 simultaneamente o
  resultado é imprevisível
• Condição inválida

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Latch com NANDResumo
SET RESET Saída
0 0 Inválida
0 1 Q1
1 0 Q0
1 1 Não muda
Produz QQ1
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Representação Alternativas
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NOR
25
Latch com NOR
26
Latch com NORResumo
SET RESET Saída
0 0 Não muda
0 1 Q0
1 0 Q1
1 1 Inválida
Produz QQ0
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Latch com NOR

• Entradas em repouso (nível BAIXO), então uma
  delas é pulsada (nível ALTO) sempre que se deseja
  alterar as saídas
• Existem dois estados de saída igualmente
  prováveis quando SETRESET0

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Latch com NOR

• Quando energizado não é possível prever o estado
  inicial da saída do FF se as entradas SETRESET0
• Existem chances iguais de o estado inicial da
  saída ser Q0 ou Q1
• Dependência de fatores como atrasos internos de
  propagação, capacitâncias parasitas e carga
  externa

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Latch com NOR

• Se Q0 então NOR2 dá saída Q1 e
  consequentemente NOR1 dá saída Q0
• Se Q1 então NOR2 dá saída Q0 e
  consequentemente NOR1 dá saída Q1

30
Latch com NOR

• Se um latch tiver de iniciar em um estado
  particular para garantir a operação adequada de
  um circuito, ele não deve ser iniciado com
  SETRESET0, ou seja, terá de ser colocado no
  estado desejado
• Aplicar pulso apropriado na entrada SET ou RESET
  no início da operação do circuito

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Latch com NOR Resumo

• SETRESET0
• Estado normal de repouso
• Não tem nenhum efeito na saída
• Saída Q permace a mesma da condição anterior
• SET1 RESET0 (Setar o latch)
• Saída Q1
• Saída permance Q1 mesmo se SET0
• SET0 RESET1
• Saída Q0
• Saída permance Q0 mesmo se RESET1

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Latch com NORResumo

• SETRESET1
• Tenta a mesmo tempo setar e resetar o latch
• Produz QQ0
• Se as entradas retornarem ao 0 simultaneamente o
  resultado é imprevisível
• Condição inválida

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Exemplo de aplicação
34
Exemplo de aplicação
35
Exemplo de aplicação
36
Exemplo de aplicação
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Pulsos Digitais

• Borda de subida
• tr Rise Time
• Borda de descida
• tf Fall Time
• Tempo que a tensão leva para variar entre 10 e
  90 do nível ALTO
• Duração, Largura do pulso
• tw Width Time
• Tempo entre os pontos em que as bordas estão a
  50 do nível alto

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Pulsos Digitais
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Sinal de Clock

• Sistemas assíncronos
• Sistemas síncronos

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Sinal de Clock

• Sistemas assíncronos
• Saída pode mudar de estado a qualquer momento em
  que uma ou mais entradas mudarem de estado
• Projeto e análise de defeitos são mais complicados

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Sinal de Clock

• Sistemas síncronos
• O momento exato em que uma saída qualquer muda de
  estado é determinado pelo sinal de clock
• Sinal de clock é um trem de pulsos retangulares
  (onda quadrada)
• Sinal de clock é distribuido para todo o sistema
  (sistema trabalha de forma sincronizada)

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Sistemas síncronos

• Velocidade da operação depende da frequência do
  clock (1Hz1ciclo/segundo)
• É possível sincronizar eventos usando flip-flops
  com clock
• Projetados para só mudar de estado em uma das
  transições o sinal de clock

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Flip-flop com Clock

• Entradas de controle síncronas
• Determina O QUE acontece com as saídas
• Entrada de clock é denominada CLK, CK ou CP
• Determina QUANDO as saídas serão alteradas

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Flip-flop com Clock

• Entrada de clock é disparada por borda de subida
  ou descida

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Flip-flop SR com ClockResumo
Produz QQ0
46
Flip-flop SR com ClockResumo
47
Flip-flop SR com ClockResumo
Produz QQ1
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Flip-flop disparado por bordaCircuito Interno

• Circuito interno dividido em 3 partes
• Latch NAND ou NOR
• Circuito direcionador de pulsos
• Circuito detector de borda

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Flip-flop disparado por borda
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Detector de borda

• Leva em consideração atraso de resposta das
  portas lógicas (nanosegundos) de forma a produzir
  um pulso estreito (spike) durante as bordas
• As saída Q é afetada por um curto período de
  tempo após a ocorrência da borda ativa

51
Detector de borda
52
Parâmetros de Temporização

• Devem ser observados para que o FF com clock
  responda forma confiável às entradas de controle
  quando ocorrer uma transição ativa da entrada CLK
• Tempo de Setup (ts) (preparação)
• Tempo de Hold (th) (manutenção)

53
Parâmetros de Temporização
54
Parâmetros de Temporização

• Tempo de Setup (ts) (preparação)
• Intervalo de tempo que precede imediatamente a
  transição ativa do sinal de clock durante o qual
  a entrada de controle deve ser mantida
• Tempo de Hold (th) (manutenção)
• Intervalo de tempo que segue imediatamente após a
  transição ativa do sinal de clock durante o qual
  a entrada de controle deve ser mantida
• Fabricantes determinam este valor e se não
  respeitado o FF pode responder de forma não
  confiável

55
Parâmetros de Temporização

• Para garantir que o FF funcione corretamente
  quando ocorrer uma transição ativa do clock
• Entradas de controle não devem mudar de estado
  por pelo menos 1 intervalo de tempo ts(min) antes
  da transição de clock
• Entradas de controle não devem mudar de estado
  por pelo menos 1 intervalo de tempo th(min) após
  a transição de clock

56
Parâmetros de Temporização

• Tempo de Setup (ts) (preparação)
• Valores mínimos na ordem de 5 a 50ns
• Tempo de Hold (th) (manutenção)
• Valores mínimos na ordem de 0 a 10ns
• Tempos medidos entres os instantes em que as
  transições estão em 50

57
SN54279QUADRUPLE S-R LATCHES
58
SN54279QUADRUPLE S-R LATCHES
59
Sumô básico
60
Sumô completo
61
Dúvidas?

• Victory Fernandes
• E-mail victoryfernandes_at_yahoo.com.br
• Site www.tkssoftware.com/victory

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• Referências Básicas
• Sistemas digitais fundamentos e aplicações - 9.
  ed. / 2007 - Livros - FLOYD, Thomas L. Porto
  Alegre Bookman, 2007. 888 p. ISBN 9788560031931
  (enc.)
• Sistemas digitais princípios e aplicações - 10
  ed. / 2007 - Livros - TOCCI, Ronald J. WIDMER,
  Neal S. MOSS, Gregory L. São Paulo Pearson
  Prentice Hall, 2007. 804 p. ISBN
  978-85-7605-095-7 (broch.)
• Elementos de eletrônica digital - 40. ed /
  2008 - Livros - CAPUANO, Francisco Gabriel
  IDOETA, Ivan V. (Ivan Valeije). São Paulo Érica,
  2008. 524 p. ISBN 9788571940192 (broch.)

63

• REFERÊNCIAS COMPLEMENTARES
• Eletronica digital curso prático e exercícios /
  2004 - Livros - MENDONÇA, Alexandre ZELENOVSKY,
  Ricardo. Rio de Janeiro MZ, c2004. (569 p.)
• Introdução aos sistemas digitais /
  2000 - Livros - ERCEGOVAC, Milos D. LANG, Tomas
  MORENO, Jaime H. Porto Alegre, RS Bookman, 2000.
  453 p. ISBN 85-7307-698-4
• Verilog HDL Digital design and modeling /
  2007 - Livros - CAVANAGH, Joseph. Flórida CRC
  Press, 2007. 900 p. ISBN 9781420051544 (enc.)
• Advanced digital design with the verlog HDL /
  2002 - Livros - CILETTI, Michael D. New Jersey
  Prentice - Hall, 2002. 982 p. ISBN 0130891614
  (enc.)
• Eletronica digital / 1988 - Livros - Acervo 16196
  SZAJNBERG, Mordka. Rio de Janeiro Livros
  Técnicos e Científicos, 1988. 397p.
• Eletronica digital principios e aplicações /
  1988 - Livros - MALVINO, Albert Paul. São Paulo
  McGraw-Hill, c1988. v.1 (355 p.)
• Eletrônica digital / 1982 - Livros - Acervo 53607
  TAUB, Herbert SCHILLING, Donald. São Paulo
  McGraw-Hill, 1982. 582 p.