Verilog

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Verilog

• Lenguaje de Descripción de Hardware.

Gonzalo Saavedra Serra Cesar Muñoz Parraguez
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Descripción por Módulos

• Los módulos se pueden ver como cajas negras.

Módulo
Módulo1
Módulo 4
Módulo 2
E1
S
E2
E1
S1
E2
S2
E3
S3
E4
Módulo 3
E3
E4
3
Describir un Módulo
module Uno (E1, E2, E3, E4, S) input E1input
E2input E3input E4output S..endmodule m
odule Dos (E, S) input O3 Eoutput
S..endmodule
E1
E2
S
E3
E4
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Funcionalidad del Módulo

• La funcionalidad de cada módulo se puede
  describir de dos forma
• BLOQUEANTE y NO BLOQUEANTE
• Bloqueante orientado a eventos (p.e.
  sincronizado con el reloj).
• No Bloqueante ejecución continua (circuito
  combinacional).

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Módulo Bloqueante
always _at_(x or y or ) begin end
_at_ Sensible al cambio de todas las variables _at_(a or b or c ) Sensible al cambio de a o b o c o
_at_(negedge clock) Sensible solo al canto de bajada de clock _at_(posedge clock) Sensible solo al canto de subida de clock
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Módulo no Bloqueante
assign f a b assign f c assign f3
a0 b1
Para la asignación de circuitos
combinacionales. Es conveniente usar este método
de asignación cuando se requiere implementar
circuitos combinacionales que no requieren
sincronizar con el reloj.
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Tipos de entradas y salidas
input Entradas del módulo output Salidas del
módulo inout Pueden cumplir la función de
entrada y salida en un módulo
Módulo
input
output
inout
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Tipos de Variables

• Son dos los principales tipos de variables
• reg Son de tipo registro y permiten
  almacenar un valor.
• wire Es una red que permite la conexión de
  circuitos (un cable).
• Otras variables de interés son integer, float y
  arreglos y memorias.

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Loops y Condiciones (I)
Verilog C
if () else if () else () if () else if () else ()
case (a) 0 1 default endcase switch(a) case 0 case 1 default
for (i0 iltN ii1) begin end for (i0 iltN ii1)
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Loops y Condiciones (II)
Verilog C
while (condición) begin end while (condición)
repeat (número de veces) begin end No existe
wait (condición) begin end Mientras que la condición sea falsa (0), se ejecuta el comando. Se emplea para detener la ejecución secuencial del proceso hasta que se verifique una condición. No existe
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Ejemplo

• ALU en Verilog

module alu(A, B, C, Ctl, result) input 01 A,
B, C, Ctl output reg 03 result always _at_(A
or B or C or Ctl) Begin if (Ctl 2'b00)
result A B C else if (Ctl 2'b01)
result A B C else if (Ctl 2'b10)
result A B C else result A B
C end endmodule
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Bibliografía

• Manual de Verilog por Jorge Chávez.
• Software Evita Verilog.
• OVI Verilog HDL LRM.(Open Verilog International)
• Página Web Sistemas Digitales.(http//www.elo.utf
  sm.cl/lsb/elo211/elo211.html)