PRUS - Projektowanie Programowalnych Uklad

1
PRUS - ProjektowanieProgramowalnych Ukladów
Scalonych
Krzysztof Jasinski kjasio_at_tele.pw.edu.pl
2
Plan przedmiotu

Autorzy dr inz. Krzysztof Jasinski dr inz.
Pawel Tomaszewicz   PROJEKTOWANIE PROGRAMOWALNYCH
UKLADÓW SCALONYCH   Wymiar godzinowy zajec
W C L P 2 1 Forma zaliczenia E
3
Organizacja i zaliczanie przedmiotu

• Projekt
•  zespoly 23 osobowe
• lista tematów i regulamin
• mile widziane wlasne propozycje(!)
• Zaliczenie przedmiotu
• Kolokwium na wykladzie Egzamin
• K, E max 30 pkt.
• P max 40 pkt. ( ew. premia -5 pkt.)
• S K P E

4
Literatura i materialy pomocnicze do wykladu i
projektu

• T. Luba (red) Programowalne Uklady
  Przetwarzania Sygnalów i Informacji, WKiL 2008.
• T. Luba Synteza ukladów logicznych. Oficyna
  Wydawnicza PW, Warszawa 2005.
• Ojrzenska Wójter Danuta, Jasinski Krzysztof,
  Projektowanie ukladów cyfrowych w strukturach
  FPGA, Przeglad Telekomunikacyjny i Wiadomosci
  Telekomunikacyjne 7/2008.
• Ojrzenska Wójter Danuta, Jasinski Krzysztof,
  Uklady FPGA - Mozliwosci powszechnego
  zastosowania, Przeglad Telekomunikacyjny i
  Wiadomosci Telekomunikacyjne 2-3/2008.
• Wolf Wayne, Computers as Components, 2nd
  Edition. Principles of Embedded Computing System
  Design, Elsevier, 2008.
• Materialy zebrane do przedmiotu PRUS plyty CD
  (DVD) z tekstami artykulów, ksiazek, not
  katalogowych, opisami zestawów edukacyjnych,
  projektami referencyjnymi oraz innymi
  informacjami przydatnymi do projektów

4
Krzysztof Jasinski
5
Wybór tematu projektu

• Lista tematów do wyboru
• Termin zgloszenia tematu i zaliczenia
• Zasady realizacji
• Kontrola postepów, konsultacje
• Zaliczenie uruchomienie, sprawozdanie,
  dokumentacja

5
Krzysztof Jasinski
6
Geneza i cel wykladu

• Próba zmiany stereotypu
• FPGA tylko dla inzyniera specjalisty
• Nie wykorzystane mozliwosci FPGA vs.
  mikrokontrolery
• atrakcyjnosc
• dostepnosc
• przystepnosc
• obszar zastosowan

6
Krzysztof Jasinski
7
Geneza i cel wykladu c.d.

• Wprowadzenie do systematycznego projektowania
  systemów wbudowanych
• zapoznanie z nowoczesnymi architekturami FPGA
• prezentacja koncepcji systemów wbudowanych
• wskazanie roli i znaczenia metodologii w
  projektowaniu
• omówienie procesu projektowania systemów
  wbudowanych
• Przedstawienie technik projektowania systemów
  uwzgledniajace
• poglebione spojrzenie na metodologie, wymagania,
  specyfikacje i analize systemu
• formalne i nieformalne metody specyfikacji
• sposoby zapewnienia jakosci

8
Program wykladu

• Wstep
• ewolucja technologiczna, historia w pigulce
  tempo rozwoju
• porównanie róznych technologii ukladów ocena
  mozliwosci
• ukladów FPGA - technicznych, ekonomicznych i
  aplikacyjnych
• uklady i systemy cyfrowe, uklady PLD i ich
  zastosowania
• proces projektowania, modele i zadania syntezy
• glówne obszary zastosowan
• charakterystyka rozwiazan w PLD
• koncepcja rozwiazania kompleksowego
• prototypowanie systemów przy uzyciu platform
  uruchomieniowych

9
program wykladu c.d.

• Charakterystyka ukladów programowalnych
• proces technologiczny
• techniki programowania
• architektury funkcjonalne
• topologie polaczen
• Przyklady klasycznych ukladów PLD
• porównanie kilku rodzin ukladów - ich budowy,
  mozliwosci funkcjonalnych, parametrów i
  sposobów programowania
• zasady i podejscie do tworzenia nowszych rodzin
  
• podejscia do projektowania systemów
• ewolucja narzedzi i metod projektowania i
  implementacji

9
Krzysztof Jasinski
10
program wykladu c.d.

• Wprowadzenie do systemów wbudowanych i
  metodologii projektowania z wykorzystaniem FPGA
• Przeglad architektur najnowszych rodzin ukladów
  FPGA
• MAX II
• CYCLONE II
• STRATIX II
• HardCopy II
• Przeglad ukladów konfiguracyjnych i urzadzen do
  programowania
• Przeglad platform uruchomieniowych DE0, DE1,
  DE2, MAX II Micro

10
Krzysztof Jasinski
11
Projekt

• Wprowadzenie do tematyki projektów - przyklady
• Transceiver RF (nadajnik - odbiornik)
• - budowa i zasady dzialania,
• - parametry i konfiguracja,
• - sterowanie, wymagania czasowe
• Konwerter USB ltgt port równolegly (FPGA)
• - budowa i zasady dzialania,
• - sterowanie, obsluga transmisji
• Wyswietlacz alfanumeryczny LCD (2x 16 znaków)
• - budowa i zasady dzialania
• - procedury obslugi, wymagania czasowe

12
Krótka historia - od liczydla do komputera

• 1850 George Boole tworzy algebre (a. Boolea)
• Odwzorowuje wyrazenia logiczne za pomoca symboli
• Umozliwia operowanie wyrazeniami logicznymi w
  jezyku matematyki
• 1938 Claude Shannon laczy algebre Boolea z
  ukladami przelaczajacymi
• Jego praca magisterska
• 1945 John von Neumann opracowuje komputer z
  pamiecia programu
• Jako elementy przelaczajace wykorzystuje lampy
  elektronowe
• 1946 ENIAC pierwszy elektroniczny komputer
• 18,000 lamp
• Kilka tysiecy operacji mnozenia na minute
• 1947 Shockley, Brittain i Bardeen wynajduja
  tranzystor
• Zastepuje lampy
• Pozwala integrowac elementów w jednej obudowie
• Otwiera droge do nowoczesnej elektroniki cyfrowej

13
Pierwszy komputer
Maszyna róznicowa Babbagea (1832) 25.000
elementów koszt 17,470
14
ENIAC - pierwszy komputer elektroniczny (1946)
15
Historia elektronikiod tranzystora do ukladu
scalonego

• 1947 Tranzystor Bardeen (Bell Labs)
• 1949 Tranzystor Bipolarny Schockley
• 1956 Pierwsza bipolarna bramka Harris
• 1959 Pierwszy monolityczny IC Kilby
• 1960 Pierwszy komercyjny IC Fairchild
• TTL 1962 1990
• ECL 1974 1980

Pierwszy Tranzystor _at_ Bell Labs
ECL 3-wejsciowa bramka
16
Ewolucja ukladów scalonych nowe technologie

• 1925, 1935 MOSFET Tranzystor Lilenfeld
  (Canada) Heil (England)
• 1960s CMOS wprowadzona, w szerszym zastosowaniu
  dopiero od lat 1980-ch
• 1960s pMOS (Kalkulatory)
• 1970s nMOS (Intel mikroprocesory 4004, 8080)
• 1980 CMOS dominujaca BiCMOS i SOI w specjalnych
  zastosowaniach.

4004
Pentium IV
17
Wizje rozwoju Gordona Moorea (1965)

• Przewiduje wykladniczy wzrost liczby tranzystorów
  w ukladach scalonych podwajanie w 12 18
  miesiecy
• Pierwszy milion tranzystorów w jednym ukladzie w
  1980!
• Wczoraj
• 42 Miliony, 2 GHz zegar (Intel P4) - 2001
• 140 Milionów tranzystorów (HP PA-8500)
• Dzisiaj
• DuoCore
• QuadCore

18
Prawo Moorea
Electronics, 19 Kwiecien, 1965.
19
Ewolucja zlozonosci US
20
Postepy w technologii ukladów scalonych
0.20
15 redukcja wymiaru/rok
0.18
0.16
0.14
Szerokosc bramki (mm)
0.12
0.10
0.08
1999
2000
2001
2002
2003
2004
2005
21
Dokad zmierza technika cyfrowa?
ALTERA
ACTEL
Quick Logic
XILINX
Lattice

• Najnowsze produkty (ALTERA)
• Systemowe podejscie do nowych architektur
• Rodziny MAXII, CycloneII, StratixII
• Uklady konfiguracyjne
• Jezyki specyfikacji AHDL, VERILOG, VHDL, C2H

22
Najnowsze produkty made by
Relatywne ceny
Relatywna zlozonosc i parametry
23
Porównanie technik realizacji FPGA vs. ASICASSP
24
Porównanie technik realizacji FPGA vs. ASIC
ASSP

• Czynniki negatywne - oslabiajace znaczenie
  ASIC ASSP
• rosnace koszty opracowania ukladów ASIC ASSP,
• koniecznosc róznicowania produktów (bez extra
  kosztów),
• potrzeba wydluzenia czasu zycia produktów
  (modyfikacja),
• koniecznosc zmniejszania ryzyka gt obnizenie
  kosztów NRE

25
Porównanie technik realizacji FPGA vs. ASIC
ASSP

• Czynniki pozytywne - akcentujace walory
  rozwiazan w FPGA
• coraz nizsze koszty rocznie srednio 35,
• latwe personalizowanie i róznicowanie funkcji
  produktów,
• latwe modernizowanie i wydluzanie cyklu zycia
  produktów,
• dostepne i latwe w uzyciu narzedzia (w czesci
  bezplatne),
• sprzet do prototypowania i weryfikacji
  fizycznej

26
Glówne dziedziny zastosowan
Kartografia
Automatyka przemyslowa, robotyka
Medycyna
TECHNIKA PLD
Telekomunikacja
Sieci radiowe
Wojsko
27
Rozwiazania w technologii PLD
Metody syntezy i optymalizacji Komputerowe
narzedzia do projektowania
Tworzywo uklady CPLD i FPGA
Modele systemów cyfrowych jezyki specyfikacji i
reprezentacji
28
Rozwiazania w technologii PLD
Uklady programowalne
Wirtualne biblioteki (IP Cores, mega funkcje)
Komputerowe narzedzia do projektowania
29
Idea rozwiazania kompleksowego
0.18 µm / 1.8V
90 nm / 1.2V
90 nm / 1.2V
Zlozone,bardzo pojemne i efektywne FPGA (Stratix
IIGX at 6.375Gbps)
Strukturalne ASIC
Tanie FPGA
CPLD
Wbudowane procesory typu softcore
Zestawy do prototypowania
Narzedzia wspomagajace
Megafunkcje i IP Cores
System do projektowania
30
Rozwiazania wirtualne IP
Narzedzia Zarzadzania Produktami IP
Narzedzia Integracji Systemowej
Platformy Uruchomieniowe
Projekty Wzorcowe
Intellectual Property Cores
31
Proces projektowania
Specyfikacja projektu
Wprowadzenieprojektu
Kompilacja projektu
Symulacja funkcjonalna
Weryfikacja czasowa
Programowanie ukladu
Weryfikacja fizyczna
Produkcja
32
Modele i zadania syntezy poziomy abstrakcji
Modele behawioralne opis funkcji
Modele strukturalne - architektury
Synteza architektury
Poziom architektury
Synteza logiczna
Poziom logiczny
Projektowanie fizyczne
Poziom geometrii
Modele fizyczne
33
Poziomy reprezentacji ukladu

• Poziom architektury operacje np. obliczenia,
  transfer danych jezyki opisu sprzetu, schematy
  blokowe
• Poziom logiczny zestaw funkcji logicznych
  grafy stanów, tablice prawdy, schematy logiczne
• Poziom geometryczny elementy geometryczne
  topografia ukladu

 
34
Synteza i optymalizacja ukladu

• Synteza architektury organizacja sciezki danych
  i logiki sterujacej operatory ? funkcje ukladu
  (zasoby) powiazania kolejnosc i czasy
  wykonania
• Synteza logiczna opracowanie mikroskopowej
  struktury ukladu ? automatu, schematu
  logicznego, opisu w jezyku HDL
• Projektowanie fizyczne opracowanie topografii
  ukladu scalonego ? synteza i optymalizacja
  geometrii ukladu, generowanie komórek,
  rozmieszczanie elementów i polaczen
• Kryteria optymalizacji kryteria ogólne ?
  powierzchnia kryteria szczególowe ? szybkosc
  dzialania (czas propagacji, cyklu,zwloki),
  szybkosc przetwarzania danych (przepustowosc)

35
Charakterystyka ukladów programowalnych

• Proces technologiczny
• Technika programowania
• Architektura bloku logicznego
• Architektura bloku wejscia / wyjscia
• Architektura programowalnych polaczen

36
Proces technologiczny

• Stosowane technologie
• - bipolarne (TTL, ECL)
• - CMOS
• - BiCMOS
• - GaAs
• Poczatkowo technologia bipolarna
• Obecnie dominuje CMOS

37
Techniki programowania

• Uklady PLD (CPLD) (trwale)
• ? Fuse
• ? EPROM
• ? EEPROM (FLASH)
• ? Laser
• Uklady FPGA
• ? SRAM (ulotne)
• ? Anty-fuse

38
Architektura bloku logicznego

• Podstawowy blok komórka lub grupa komórek
• Komórka zawiera kilka elementów
• ? kombinacyjnych
• ? sekwencyjnych (przerzutnik)
• ? pamiec konfigurowalna (RAM, ROM, FIFO
  etc)
• ? specjalizowane funkcje
• Zlozonosc bloku od komórki do matrycy komórek

39
Architektura bloku wejscia / wyjscia

• Blok we/wy moze byc skonfigurowany do podzbioru
  funkcji
• Wejscie, wyjscie lub dwukierunkowe
• Rejestr, zatrzask lub przejscie bezposrednie
• Elementy dopasowania
• Bufor trójstanowy
• Wyjscie proste lub zanegowane
• Elementy regulacji poziomu sygnalu
• Wyposazenie sciezki krawedziowej JTAG

40
Polaczenia ciagle i segmentowe
41
Architektury, technologie, programowanie
42
MAX 7000 - Schemat Blokowy
LAB z Lokalna Matryca Polaczen
Makrokomórka


PIA




Sterowanie I/O
43
MAX7000 - Budowa Komórki
LAB Lokalna Matryca Polaczen
Globalny Clear
Globalny clock
Z elementu I/O
Ekspandery Równolegle
do PIA I I/O
Product-Term Select Matrix
Clock
WybórClear
Ekspandery
Polaczenia z PIA
44
MAX7000A schemat blokowy
45
MAX7000A ekspandery równolegle
46
MAX7000A polaczenie z matryca PIA
47
FLEX 10K - Schemat Blokowy
LAB z polaczeniami lokalnymi
FastTrack Polaczenia Globalne
Blok Pamieci Wbudowanej
48
FLEX 10K architektura polaczen
kanal wierszowy
kanal kolumnowy
LAB
Architektura matrycowa (MAX 3000-7000)
Architektura kratowa (FLEX 10K)
49
FLEX10K grupa komórek LAB
50
FLEX 10K Komórka LE z Pamiecia LUT
Polaczenie Lokalne w LAB
We carry
We Cascade
z Wiersza Polaczenia Globalnego
Do polaczen Matrycy Globalnych
Globalne Zerowanie
Data 1 Data 2 Data 3 Data 4
Carry Chain
Cascade Chain
LUT
LAB Sygnaly Sterujace
Clear/ Preset Logic
LAB Sterowanie 1 Sterowanie 2
Sterowanie 3 Sterowanie 4
Zegar
Multipleksery Konfiguracyjne
Wy Carry
Wy Cascade
51
FLEX10K Blok pamieci wbudowanej
52
Pobór pradu w funkcji czestotliwosci
Porównanie ukladów z rodziny MAX7000S i MAX3000A
53
Pobór pradu w funkcji czestotliwosci
Porównanie ukladów z rodziny FLEX10K i ACEX1K
54
Porównanie kosztów w relacji FPGA (ACEX) vs.
ASIC

• ASIC koszt ukladu koszt opracowania koszty
  ukryte
• FPGA minimalizuje koszty
• Brak kosztów NRE
• Brak strat (utraconej szansy)
• Brak kosztów powtarzania cyklu
• Niski koszt rezerw

Lost Opportunity
Koszty niejawne (do 90)
NREs
Development Cost
Calkowity koszt ()
Development Cost
Device Unit Cost
Device Unit Cost
ACEX
ASICs
55
Nowsze rodziny ukladów
APEX 20K
Nowa rodzina PLD do integracji systemu w jednym
ukladzie
56
APEX 20K

• FLEX 10K
• 3D Interconnect
• Embedded Memory
• High Density
• Phase-Locked Loop

• MAX 7000
• Product Terms
• Wide Fan-in Macrocell
• Fast State Machines

APEX 20K

• FLEX 6000
• Interleaved LABs
• LE Structure
• I/O Structure

udoskonala i scala istniejace architektury
umozliwiajac realizacje systemu w jednym
strukturze
57
Architektura MultiCore

• Architektura MultiCore pozwala realizowac
  projekty
• o zlozonosci powyzej miliona bramek
• Ulatwia efektywna integracje
• Look-up Table Core FLEX 6000 Model
• Product-Term Core MAX 7000 Model
• Memory Core FLEX 10KE Model

58
Charakterystyka rodziny APEX 20K

• 2.5-V, 0.25-µ/0.22-µ, 6LM SRAM (technologia)
• 100K to 400K bramek
• 4,160 to 16,640 Elementów Logicznych
• 53,000 to 213,000 Bitów RAM
• 416 to 1,664 Makrokomórek
• 125-MHz zegar systemu
• 64-Bit, 66-MHz standard PCI
• Architektura typu Embedded MultiCore
• Product Term - tpd 3.9-ns
• High-Speed Dual-Port RAM

59
Rozszerzona matryca polaczen
Polaczenie W kolumnie
Polaczenia w MegaLABie
Polaczenie w wierszu
ESB
MegaLAB
MegaLAB
Polaczenia Lokalne
60
MegaBLOK w architekturze APEX 20K

• Element Logiczny (LE)
• 4-wejsciowa matryca LUT
• Przerzutnik D
• Lancuchy Carry i Cascade
• Blok matryc logicznych (LAB)
• 10 LEów
• MegaLAB
• 16 LABów
• 1 blok wbudowanych funkcji (ESB)

Matryca polaczen w MegaLAB
LE
LE
LE
Blok Wbudowa-nych funkcji (ESB)
LE
LE
LE
LE
LE
LE
LE
Nowy Poziom Hierarchii
LAB16
LAB1
LAB2
MegaLAB
61
Parametry APEX 20K cd.

• 4-poziomy polaczen ciaglych FastTrack
• Nowy poziom topologii sciezek
• Rozszerzona petla fazowa (PLL)
• 1X, 2X, 4X zwielokrotnienie zegara
• Zasilanie interfejsu I/O MultiVolt
• Zaawansowane obudowy FineLine BGA
• Zgodnosc wyprowadzen obudów SameFrame

62
Rodzina APEX 20K/E
EP20K100E EP20K100
EP20K160E
EP20K200E EP20K200
EP20K300E
EP20K400E EP20K400
EP20K600E
EP20K1000E
Atrybuty
263K 53K - 106K 4,160 53,248 416 252
144 TQFP 196 BGA 208 PQFP 240 PQFP 324
BGA 356 BGA
Maksymalna bramek Typowa bramek LE
Maksymalna RAM Bit. Maksymalna
komórek Maksymalna pinów I/O Obudowy
404K 82K - 163K 6,400 81,920 640 320
144 TQFP 208 PQFP 240 PQFP 400 BGA
526K 106K - 211K 8,320 106,496 832 382
208 RQFP 240 RQFP 356 BGA 484 BGA 672 BGA
728K 147K - 293K 11,520 147,456 1,152 42
0 208 RQFP 240 RQFP 672 BGA
1,052K 213K - 423K 16,640 212,992 1,664
502 652 BGA 655 PGA 672 BGA
1,537K 311K - 618K 24,320 311,296 2,4
32 620 672 BGA 900 BGA
2,670K 541K - 1,073K 42,240 540,672 4,2
24 780 900 BGA 984 PGA
63
Struktura MegaLABu

• Kazdy LAB moze byc polaczony linia lokalna lub
  przez magistrale ogólna (MegaLAB Interconnect)

ESB
64
Blok wbudowanych funkcji

• Rozbudowana struktura wbudowanych funkcji
• zoptymalizowana w celu integracji systemu

65
Mozliwosci struktury Product-Term

• ESB realizuje funkcje w strukturze logicznej typu
  suma iloczynów
• 32 iloczyny logiczne
• 16 programowalne przerzutniki D XOR Parallel
  Expander
• 16 Makrokomórek
• Pozwala realizowac funkcje o duzej liczbie wejsc
  (fan-in)
• 3.9-ns czas propagacji

65
66
Opóznienia w strukturach APEX 20K
Integracja róznych architektur logicznych
redukuje opóznienia

• Opóznienia pomiedzy ukladami sumuja sie obnizajac
  szybkosc systemu

APEX 20K
EPF10K100E-1
EPM7064S-5
APEX 20K -1 Speed Grade
REG
LUT
REG
REG
REG
LUT
P-TERM
P-TERM
tSU 2.9 ns
tCO 4.7 ns
tSU 0.7 ns
tLAD 3.9 ns
tCO 0.2 ns
tD 1.0 ns
tpd 4.7 ns 1.0 ns 2.9 ns 8.6 ns
tpd 0.2 ns 3.9 ns 0.7 ns 4.8 ns
67
Programowanie ukladów
68
Programowanie w systemie (ISP)
69
Interfejs do programowanie/konfiguracji
ByteBlaster
70
Schemat konfiguracji z pamiecia
71
Schemat konfiguracji w trybie PS pamiec
72
Schemat konfiguracji z mikroprocesorem
73
Ewolucja narzedzi do projektowania
APLUS
MAXPLUS
MAXPLUS II
Quartus
Czwarta generacja narzedzi projektowych dla
ukladów PLD
74
Rozwój metod specyfikacji projektu
C-CodeSystem C
1M-10K
Application Compilers (FIR)
100K-1M
Intellectual Property
Bramek przeliczeniowych (K)
10-100K
Behavioral VHDL/Verilog
RTL
1K-5K
Schematics
Equations
1
1991
1993
1995
1997
1999
2001
2003
2005
75
Nowe narzedzia do projektowania
Milion bramek
Twórczosc intelektualna

• System w jednym ukladzie
• Rekompilacja inkrementalna
• Systemy wieloprocesorowe

• Projekty opisane jezykiem HDL
• Powtórne uzycie projektu
• Szybki dostep do rynku

Projektowanie zespolowe
World-Wide Web

• Sprawdzanie i korekta
• Obliczenia rozproszone

• Wspólpraca poprzez Internet
• Poprzez sieci srodowiskowe

76
Wzrost ukladów ASIC zawierajacych IP
100
80

60
40
20
0
1996
1997
1998
1999
2000
2001
2002
2003
2004
Zródlo ICE
77
Nowa strategia integracji - Megafunkcje

• Oferowane przez partnerów
• Szeroki asortyment funkcji
• typowych i specjalizowanych
• Optymalizowane dla technologii
• ukladów f-my ALTERA

• Oferowane przez f-me ALTERA
• Zbiór standardów przemyslowych
• Optymalizowane pod katem
• ukladów f-my ALTERA

Dwa uzupelniajace sie zródla zoptymalizowanych
megafunkcji
78
Rozwiazanie systemowe

• Oryginalne funkcje uzytkownika
• Biblioteka funkcji IP Altera na zyczenie

16-Bit CPU
FFT
Proprietary Compression Algorithm
Glue Logic
PCI Master/Target
IEEE-1394
79
Procedura stosowania IP
Free
Obtain
OpenCore Download
Free
Modify
MegaWizard Parameterization
MAXPLUS II and Quartus Software
Analyze
Silicon Development Board
License
80
Przejscie od prototypu do produkcji
Altera PLD
Ceny PLD sa dla wielu zastosowan umiarkowane
core
Dla wiekszej produkcji Altera proponuje tansza
technologie - MPLD
Altera MPLD
Altera PLD
core
core
ASIC
Dla specjalnych zastosowan rdzenie IP moga byc
uzyte w ASICach
core
Prototyp
Produkcja
81
Problemy i wyzwania systemów w technice FPGA
82
Problemy i wyzwania w projektowaniu systemów w
technice FPGA
83
Sposoby zwiekszania produktywnosci

• Metody wykorzystujace narzedzia systemowe
• kompilacja inkrementalna
• weryfikacja sprzetowa, np. analizator SignalTap
• synteza adaptacyjna CoreSyn
• synteza systemu w jednym chipie - SOPC
• Metody projektowania architektury, integracja
  bloków wirtualnych
• metodologie systemów wbudowanych
• zastosowanie wirtualnych bibliotek IP Core, NIOS
  II
• akceleratory sprzetowo-programowe np. C2H
• integracja funkcjonalna wg modelu koprocesora
• siec w ukladzie scalonym NOC (Network on Chip)
• prototypowanie z uzyciem platform
  uruchomieniowych

84
Analizator Logiczny SignalTap
Metody wykorzystujace narzedzia systemowe

• Uzytkownik definiuje sygnaly, punkty do kontroli
  i zbierania danych testowych
• Dane sa zapamietywane w blokach EAB
• Dane testowe sa przekazywane do analizy w
  systemie QUARTUS
• Uzycie megafunkcji SignalTap pozwala wyeliminowac
  tradycyjny analizator logiczny

APEX 20K
SignalTap Megafunction
Kabel interfejsu
System Quartus
85
Adaptacyjne metody syntezy
Metody wykorzystujace narzedzia systemowe

• Strategia syntezy algorytmu CoreSyn wybiera
  rdzen architektury wlasciwy dla danej funkcji
• Zapewnia optymalne wykorzystanie zasobów
• i parametry dynamiczne aplikacji

Write Memory Control
PLL
CoreSyn Algorithm
Read Memory Control
Memory Controller
FIFO
FIFO
Usage Parameter Control S/M
86
Kierunek integracji systemów - SOPC
Metody wykorzystujace narzedzia systemowe
System on Board
APEX
System on Programmable Chip
87
Rozwiazania z uzyciem IP coreów
Metody projektowania architektury, integracja
bloków wirtualnych
Narzedzia integracji systemowej
Narzedzia rozmieszczania IP
Zestawy uruchomieniowe
Projekty wzorcowe
Intellectual Property Cores
88
Procesor wbudowany Nios II
Metody projektowania architektury, integracja
bloków wirtualnych

• Soft-Core - 32 Bit RISC Mikroprocesor Drugiej
  Generacji
• Opracowany w f-mie Altera
• Architektura Harvard
• Royalty-Free

88
89
Procesor wbudowany Nios II
Metody projektowania architektury, integracja
bloków wirtualnych

• Nios II - procesor Soft-Core
• Niski koszt
• W technologii Cyclone II - 0.35
• Wieksza efektywnosc
• 32-Bit Procesor RISC
• O polowe mniejszy niz w Cyclone

Pozostala logika programowalna
89
Krzysztof Jasinski
90
Kompilator C2H
Metody projektowania architektury, integracja
bloków wirtualnych

• Generowanie specjalizowanego ukladu akceleratora
  z opisu funkcji w jezyku ANSI C

C2H Akcelerator
CPU
Arbiter
Arbiter
Pamiec Programu
Pamiec Danych
Pamiec Danych
91
Koprocesor w FPGA
Metody projektowania architektury, integracja
bloków wirtualnych
Procesor w FPGA
Procesor z koprocesorem w FPGA
FPGA
FPGA
FIR
FIR
Procesor
Procesor
IQMap
IQMap
NCO
NCO
Memory
Memory
Memory
92
Wieloprocesorowy system DSPz koprocesorem w FPGA
Metody projektowania architektury, integracja
bloków wirtualnych

• Przeniesienie algorytmów do koprocesora w FPGA
  redukuje koszty i liczbe procesorów DSP
• Zastosowanie algorytmy wymagajace duzej liczby
  procesorów DSP z prostym sterowaniem

DSP FPGA
FIR
DSP
DSP
IQMap
Kosztowne rozwiazanie DSP zastapione znacznie
tanszym i bardziej efektywnym polaczeniem DSP
FPGA
NCO
Memory
Memory
93
PodsumowanieCzynniki wplywajace na wartosc
aplikacji
Czynniki
Obnizenie kosztu
Wzrost funkcjonalnosci
Skrócenie cyklu (time to market)
Wzrost szybkosci systemu
Wzrost jakosci/niezawodnosci
Latwiejsze wykorzystanie
Redukcja wymiarów
Redukcja poboru mocy
0
10
20
30
40
50
60
70
Ocena w
Source Dataquest
94
Redundancja pozwala naprawic defekti zwiekszyc
uzysk!

• Patent ALTERY dla technologii PLD
• Znaczne zwiekszenie uzysku

Element I/O (IOE)
IOE
IOE
IOE
IOE
Uaktywniona sekcja nadmiarowa
Sekcja z defektem