Pr

1
La Nanoélectronique et la mécanique quantique
font-elles bon ménage ? Simon Deleonibus
Laboratoire Nanodispositifs Electroniques
(Electronic Nanodevices Laboratory)
CEA/LETI/Département NANOTEC(NANOTEC Division) 
CEA Grenoble 17 rue des Martyrs 38054 Grenoble
Cedex France Tel [phone] Fax 33
(0)4 38 78 54 59email sdeleonibus_at_cea.fr
2
course à lintégration / course à la
miniaturisation

• loi de Moore initiale (1965) nbr. transistors x
  2 /an

DRAM X4/3ans
Convergence
MPU X2.5/3ans
Internet Portable
Camera Digitale
1 milliard
Home PC
Introduction ULK (11niv met)
Office PC
microprocesseurs
Introduction polymères ALD (10niv met)
mémoires dynamiques (DRAM)
10 millions
Introduction CuH(M)SQ (9niv met)
Main Frame
Introduction Cu (7niv met)
VCR Defense
Introduction FSG(6 niv met)
Introduction damascene(5niv met)
Introduction vias  plugs ,CMP(4niv met)
Introduction STI, salicide
C.T.V.
Introduction contacts  plugs (3niv met)
Introduction polycide
Introduction poly gate
Progrès possible grâce à lintroduction continue
dinnovations
3
Three major product families
Nomadic consumer and professional products
biggest market share
few 109 tr./system

• High Performance (HP) tCV/I
• Connection to power network
• Low Operating Power (LOP)
• Intermittent Nomadic Function
• Low Stand-by Power (LSTP) Pstat VddxIoff
• Permanent Nomadic Function

109 tr./system
few 108 tr./system
PdynCVdd2 f PtotPstat Pdyn
4
La baisse des coûts, moteur de la diffusion de la
microélectronique
Une réduction des coûts unique dans lhistoire de
lindustrie
(500 000 F)
Coût de 1 million de transistors (équivalent à un
livre de 200 pages)
(40 000 F)
(3 000 F)
(800 F)
(200 F)
(35 F)
(3 F)
(40 centimes)
(3 centimes)
1995
1987
1990
2000
2005
1973
1977
1981
1984
5
Les deux secrets de la microélectronique
De plus en plus de transistors par centimètre
carré de Silicium
Miniaturisation
1 lot de fabrication à ST Crolles 2 500
milliards de transistors !!!
En 2015, lensemble des livres de la BNF F.
Mitterrand sur une seule puce de silicium !
De plus en plus de centimètres carrés de Silicium
traités simultanément
Traitement collectif
Plaques de silicium de 100, 200, puis 300 mm de
diamètre
Lot de fabrication
6
1999 First 20nm MOSFET
Beyond the roadmap !!
Estimated metallurgical length 4 nm(1018cm-3)

SiO² hard-mask
Simulation (ATHENA/SILVACOTM)
20nm poly-gate MOSFET (hybrid lithography)
1.2nm gate oxyde
Gate length 20nm Gate oxide thickness1.2nm Exten
sions BF2 pockets n HDD
S.Deleonibus et al. ED Letters April 2000
7
Nanoscale bulk MOSFET Lg 15nm
Leakage currents and Access resistance are
still issues
Low field mobility degradation due to halo
overlap mostly in the case of efficient SCE
control
LETI G. Bertrand et al., ULIS 2003, SSE 2004
8
Sommaire

• Introduction et contexte
• Dispositifs CMOS physique, effets ultimes
  (géometries ultimes)
• Feuille de route de la nanoélectronique et mise à
  léchelle linéaire (ITRS and linear down scaling)
  
• Nécessaires  Boosters  pour maintenir le
  progrès
• Nouveaux matériaux pour amélioration CMOS
  transport, parasites et courant de fuite
• Nouvelles architectures CMOS Nanoélectronique
• Architectures post CMOS. Opportunités mémoires
• Conclusions futurs systèmes/puce(SOC), feuille
  de route

9
Sommaire

• Introduction et contexte
• Dispositifs CMOS physique, effets ultimes
  (géometries ultimes)
• Feuille de route de la nanoélectronique et mise à
  léchelle linéaire (ITRS and linear down scaling)
  
• Nécessaires  Boosters  pour maintenir le
  progrès
• Nouveaux matériaux pour amélioration CMOS
  transport, parasites et courant de fuite
• Nouvelles architectures CMOS Nanoélectronique
• Architectures post CMOS. Opportunités mémoires
• Conclusions futurs systèmes/puce(SOC), feuille
  de route

10
Transistor MOS
isolant de grille
Lg
grille
Tox
extension
Xj
source
drain
HDD
L
n(p)
n(p)
p(n)
Canal
substrat
Courant dinversion faible ( sous le seuil )
Courant de saturation (inversion forte)
Tension de seuil
11
Saturation regime and non equilibrium
Velocity saturation vsat max vth where
Velocity overshoot vinjgtvsat Non equilibrium
(non stationary transport). If no
collision in channel ballistic transport
12
Classical parasitic effects
oVg
oVd
oVs(0V)
gate current
DIBL
substrate current
punch through
SCE
SCE Short channel effect (charge sharing
S-D-G) Effet de canal court(perte de contrôle
charge) DIBL Drain Induced barrier Lowering
Abaissement de barrière induit par le drain
13
Caractéristiques et effets parasites dans un
transistor MOS
Sous le seuil
 Courant de saturation 
Lg 75 nm Lg 65 nm Vg step 250 mV W 10 µm
VT
VT tension de seuil
DIBL()
perçage
DVTDIBLSCE
inversion forte inversion faible(pente 1/S)
SCE()
14
Parasitic effects in an ultimate MOSFET
oVg
oVd
Direct tunneling gate current
DIBL
Field assisted tunneling current
Punch-through
SCE
Tox
S-D direct tunneling
U0
DIBLSCE punch-through classical effects
Direct tunneling current through gate oxide
Field assisted tunneling current drain/channel
diode
-
E
I F2exp-A Eg 3/2 / F
direct tunneling current between source and
drain(lt10nm)
15
Sommaire

• Introduction et contexte
• Dispositifs CMOS physique, effets ultimes
  (géometries ultimes)
• Feuille de route de la nanoélectronique et mise à
  léchelle linéaire (ITRS and linear down scaling)
  
• Nécessaires  Boosters  pour maintenir le
  progrès
• Nouveaux matériaux pour amélioration CMOS
  transport, parasites et courant de fuite
• Nouvelles architectures CMOS Nanoélectronique
• Architectures post CMOS. Opportunités mémoires
• Conclusions futurs systèmes/puce(SOC), feuille
  de route

16
MOSFET Engineering
td CV/Isat
Ptot Pstat Pdyn Pstat VddxIoff and
PdynCVdd2 f
17
Classical MOSFET linear scaling

• Channel length K
• Voltage U
• Gate oxide K
• Junction depth K
• Electric field U/K2
• Channel doping U/K
• Parasitic capacitance K(ACox,ACj)
• Current (vel. sat.) U2/K(U)
• Delay(vel. sat.) K2/U(K)
• Power (vel. sat.) U3/K(U2)
• Speed.Power product KU2

To double density (X2), (follow Moores law)
then Nowadays ITRS trend from technology node to
the next node !!
i.e. Node n D Node n1 K.D
Baccarani et al,IEDM 1984
18
Sommaire

• Introduction et contexte
• Dispositifs CMOS physique, effets ultimes
  (géometries ultimes)
• Feuille de route de la nanoélectronique et mise à
  léchelle linéaire (ITRS and linear down scaling)
  
• Nécessaires  Boosters  pour maintenir le
  progrès
• Nouveaux matériaux pour amélioration CMOS
  transport, parasites et courant de fuite
• Nouvelles architectures CMOS Nanoélectronique
• Architectures post CMOS. Opportunités mémoires
• Conclusions futurs systèmes/puce(SOC), feuille
  de route

19
Basic Quantum effects on energy
Schroedingers equation
Possible solutions

• Eigenvalues for energy E and eigenfunctions
  
• (E, k - allowed values in reciprocal space)

Typical significant cases in Microelectronics

• Potential well Standing waves

L
U0

• Energy Barrier tunneling

and combination of both inversion layer at MOS
gate oxide interface!
Tb
20
Coexistence of 3D and 2D electron gases at a
MOSFET interface
2D electron gas
energy splitting in triangular potential
 Dead depleted  zone 
quantum correction
quantum correction
3D gas continuum
EF
2D gas discretized levels
M O S
Quantum confinement gt degeneracy splitting (id.
standing waves)

• repopulation of higher energy levels with
  different meff
• higher threshold energies required
•  dead depleted  zone due to reflexion of
  electron wave function

21
Example Global Strain on Si/SiGe
Band offset and splitting Lower meff bands
accessible
22
Strain and bandgap engineering
Global
Compressive
strain
Tensile strain
Tensile strain
Compressive
strain
Tensile strain
Tensile strain
a 5.43
Si
Si
Si
C
Si
C
Si
Ge
1
-
y
y
1
-
y
y
x
1
-
x
Si
Si
Si
Ge
Si
Ge
x
1
-
x
x
1
-
x
5.43ltalt5.65
Band
offset
and splitting
Band
offset
and splitting
Stressors (CESL, source drain,
salicide,)
In Si
Ge
C
No
strain
if x10y
In Si
Ge
C
No
strain
if x10y
1
-
x
-
y
x
y
1
-
x
-
y
x
y
Local
23
Strained Si strained Ge channels

• Improved hole mobility in compressively strained
  Ge and electron mobility in tensely
  strained Si
• Symetrical drain current for any dual channel CMOS

LETI Weber et al., IEDM, 2005
24
Short channel issues on strained architectures
Global Local
Global
LETI F.Andrieu et al. VLSI Tech. Symp, June
2005,Kyoto
25
Ultimate transport properties in Si. Ballistic
effects
Ballistic and Diffusive Transport
Thermionic current
Tunneling current
Initial injection velocity at source
Reflexion on ionized dopants(channel or
drain) Interface roughness
Backscattering at the
source , from dopants will reduce ballisticity
S.Datta etal, IEDM 1998, San Francisco(CA) Dec
1998 G.Bertrand et al SNW2000 Honolulu(HI),
ULIS2003Munchen(FRG)
26
Scaling supply voltage
P Pstat Pdyn Pstat VddxIoff and PdynCVdd2
f
Issues to address(trade of Performance Power)
room temperature operation threshold voltage
control parasitic effects The most severe
constraints are due to() doping concentration
fluctuations small volume,asymetry short channel
effects low DVT vs. VT - low Vsupply - Tox
thickness,doping concentration, Xj leakage
current in subthreshold regime even with
S60mV/dec(FDSOI) and VT 0,20V (Vsupply0,5V)
we will get Ioff 1nA/µm tunnel currents SiO2
tunneling dielectric , F-N high doping level
() much higher impact than thermal fluctuation,
energy equipartition, quantum fluctuations
S.Deleonibus et al. ESSDERC 1999, Leuven, Sept
1999
27
High K dielectric integrationReplacing SiO2
Tox1.2nm Active area(10cm2 circuit)
1cm2 Pstat(0.5V) 5W gt 500W/m2(1/2 AM1)
Pstat(1V) 50W gt 5kW/m2 Pstat(1.5V) 750W
!! gt 75kW/m2!! (Small Nuclear
Power station to keep 50 000 PC in standby
mode!! )
28
Metal Workfunctions Fm
 Dead depleted  zone
reduce gate depletion capacitance
Vacuum level
Nb 3.99-4.30 Al 4.06-4.20 Ta 4.12-4.25 Mo
4.30-4.60 Zr 3.90-4.05 V 4.12-4.30 Ti
3.95-4.33 TaN 4.2-3.9
q?Si 4.05eV
Ec
?mn(Ei0.55V)
Silicon
TaSixNy WSixNy WCxNy TiSixNy
ZrSi2 TiSi2 TaSi2 CrSi2 MoSi2WSi2 NiSi2CoSi2 RhSi
PdSi
?mn(Ei0.2V)
Co 4.41-5.00 Ru 4.60-4.71 W 4.10-5.20 Rh
4.75-4.98 Os 4.70-4.83 Au 4.52-4.77 Cr
4.50-4.60 Pd 4.80-5.22
Ei
Midgap
Eg1.12eV
WNx TiNx 4.60-4.90
q?mSi(Ei)4.61eV
?mp(Ei-0.2V)
Re 4.72-5.00 Ir 5.00-5.70 Pt 5.32-5.50 RuO2
4.90-5.20
?mp(Ei-0.55V)
Ev
SMSze Physics of Semiconductor Devices 1981
J.Hauser IEDM 1999 Short Course
29
Sommaire

• Introduction et contexte
• Dispositifs CMOS physique, effets ultimes
  (géometries ultimes)
• Feuille de route de la nanoélectronique et mise à
  léchelle linéaire (ITRS and linear down scaling)
  
• Nécessaires  Boosters  pour maintenir le
  progrès
• Nouveaux matériaux pour amélioration CMOS
  transport, parasites et courant de fuite
• Nouvelles architectures CMOS Nanoélectronique
• Architectures post CMOS. Opportunités mémoires
• Conclusions futurs systèmes/puce(SOC), feuille
  de route

30
Silicon On Insulator
-reduced parasitic capacitance -improved
isolation -improved electrostatics
31
Co-integrated Dual Strained Channel On Insulator

NiSi Poly Si TiN HfO2
down to 12nm gate length with a high-k/metal
gate stack
VT matching SOI -gt LP
DCOI -gt HP
F. Andrieu et al., IEEE SOI conf., 2005
32
Fully Depleted SOI
Quantum confinement in thin film(TSi thk)
Low Doped thin channel gt Lower dopant
fluctuations gt Higher VT stability vs thickness
Gate Workfunction engineering
for dual gate /undoped FD channel Low VDD
J.Lolivier et al, ECS Spring meeting, Paris, May
2003
33
FDSOI optimization from single gate to multi gate
34
Double gate - channel population
Ravaioli, SINANO Modeling Summer School Glasgow
Aug 2005
35
Double gate versus Single gate(FDSOI) MOSFET by
Wafer Bonding(Lg40nm)
M.Vinet et al. , SSDM 2004, Sept2004, Tokyo
IST NESTOR project
36
Planar Double gate by wafer bonding
Best Ion/Ioff trade off _at_ Lg10nm published to
date!!
IonN(20nm) 1250 µA/µm IoffN(20nm) 1.3 µA/µm
Lg20nm
IonN(10nm) 1130µA/µm IoffN(10nm)7µA/µm Lg10nm
LETI M.Vinet et al. IEEE EDL, May 2005
37
WFET Non Planar Multigate
LETI Jahan et al, VLSI Tech Symposium, June
2005 Kyoto(Japan)
Functional N-Fets tested down to Lg10 nm
TEM cross-section of a 60 nm silicon finger Wfet
device
NMOS ION326µA/µm, IOFF600pA/µm _at_ VD1.2V,
SS90mV/dec, DIBL130mV
38
Silicon On Insulator based architecturesSubthresh
old regime optimizing electrostatics

• Subthreshold regime is limited to 60mV/decade at
  300K

Planar Fully Depleted SOI
Planar Double-gate, FinFET
Ratio tsi/L
gate
x 1/4
Tri-gate,W-FET
SiO2
X 1/2
Surrounding-gate (nanowire)
Film thickness tSi required for a given L value
x1
B.Doyle VLSI03 10A-2, 2003 M. Ieong et al.
Science vol. 306 Dec. 2004
X 1-2
No direct S-D tunnel introduced
39
From Multichannels to Nanowires (planar and 3D)
Planar multichannels

• CVD growth
• of single nanowire

multigate devices HfO2/TiN gate stack
RTB 3D Nanowire matrix
(b) CVD growth within Al2O3 pattern
nanowire matrix with HfO2/TiN gate
(c) MBE growth of wire heterostucture
Courtesy of T.Ernst et al., E.Hadji et al.
40
Sommaire

• Introduction et contexte
• Dispositifs CMOS physique, effets ultimes
  (géometries ultimes)
• Feuille de route de la nanoélectronique et mise à
  léchelle linéaire (ITRS and linear down scaling)
  
• Nécessaires  Boosters  pour maintenir le
  progrès
• Nouveaux matériaux pour amélioration CMOS
  transport, parasites et courant de fuite
• Nouvelles architectures CMOS Nanoélectronique
• Architectures post CMOS. Opportunités mémoires
• Conclusions futurs systèmes/puce(SOC), feuille
  de route

41
General trend towards few electron electronics
42
Candidates for Post CMOS Nanoelectronics
43
Coulomb blockade effect and Single Electron
Transistor
44
Limits from CMOS to SET-MOS
CEA /CEA-LETI M. Specht et al. IEDM1999 G.
Bertrand et al., Proceedings ULIS 2003
45
Few electron phenomena will appear in future NV
memory generations
Defect in conventional Flash memories (Stress
Induced Leakage Current) gt retention
Molas et al., IEDM2004, San Francisco(CA), Dec.
2004
Non Volatile (Flash) Memories
N 1012cm-2, ? 5nm LPCVD Si
multilevel storage!!
46
Molecular Memories

• Memory applications of molecular electronics
• Strong market demand
• High density and low cost
• Redundancy
• Few examples
• Porphyrins
• Thermal budget gt 400C
• Multi-Bit/cell

Bocian UC Riveside 2003
WORM
Forrest Princeton 2003
Meyyappan NASA 2004
47
Sommaire

• Introduction et contexte
• Dispositifs CMOS physique, effets ultimes
  (géometries ultimes)
• Feuille de route de la nanoélectronique et mise à
  léchelle linéaire (ITRS and linear down scaling)
  
• Nécessaires  Boosters  pour maintenir le
  progrès
• Nouveaux matériaux pour amélioration CMOS
  transport, parasites et courant de fuite
• Nouvelles architectures CMOS Nanoélectronique
• Architectures post CMOS. Opportunités mémoires
• Conclusions futurs systèmes/puce(SOC), feuille
  de route architectures

48
Integration of new functions on chip. Future
System On Chip
Training, education issues to mix devices in
design!!
Integration of new materials for new functions
with new devices exploiting new physical
phenomena
Pluri and inter disciplinarity!!
MEL-ARI Nanoelectronics Roadmap
49
Perspectives Dispositifs CMOS Nanoelectroniques

• Réduction de leurs dimensions visibilité
  jusquà Lg5nm(2020) /encore de nombreux défis!!
• Constitueront la plateforme de base de la
  Nanoelectronique
• Nouvelles fonctionnalités sur la pucegt
  Pluridisciplinarité
• Consommation énergétique constitue le défi majeur
  tout en gagnant en performances (Valim sub 1V).
  
• gt Optimisation architectures des
  dispositifs() et systèmes
• () effets quantiques rôle majeur

50
Construire un pôle compétitif internationalement
Recherche
Operationnel en 2006 4000 personnes en 2007
Merci de votre attention
Industrie
Education

• Multidisciplinarité
• Excellence
• Masse critique
• Plate-forme technologique

170 M investis par les partenaires
51
Formulaire(1)
Courant dans le transistor en régime linéaire
(VdltVdsat) Courant dans le transistor en
régime de saturation (VdVdsat) A VdVdsat le
canal est pincé Transconductance régime linéaire
Transconductance régime de saturation Temps de
propagation par porte CMOS td CV/Isat si les
TMOS N et P sont symétriques(Isat
NIsatP) ts1/2 CV/(IsatN-1 IsatP-1) si les
TMOS ne sont pas symétriques Courant sous le
seuil(VGltVT)
52
Formulaire(2)
Probabilité deffet tunnel
Tension de seuil
Pente en faible inversion
Effets de canaux courts(partage de charges entre
la source le drain et la grille)
Effet Fowler Nordheim(effet tunnel assisté par le
champ électrique)
Capacité de couplage grille/ canal(déplétioneffet
s quantiques dans le canal)
VT avec contribution (déplétion effets
quantiques)
VT TMOS SOI Fortement déserté
Puissance totale, Puissance dynamique
P Pstat Pdyn Pstat VddxIoff and PdynCVdd2
f
53
Flow for Future Simulations from Poisson / Drift
Diffusion to Schroedinger/Monte Carlo
Corrected Boltzmanns equation
54
Downscaling and modeling
Classical transport
Drift-diffusion model
Semi-classical transport
Hydrodynamic model Monte-Carlo method
dimensions
Wigner function model Green function
model Quantum hydrodynamic model
Quantum transport
year
55
Opportunities for other materials on Silicon
Material µn (cm2V-1s-1) µp (cm2V-1s-1) sth (W/m/K) Rel. K Eg(eV) Vsat(107cm/s)
Si 1400 500 141 11.9 1.12 0,86
Ge 3900 1900 59.9 16 0.66 0,60
GaAs 8900 400 46 12.5 1.42 0,72
C-Diamond 1800 1800 gt1500 5.7 5.47 2,7
InSb 78000 750 _ 16.8 0.16 5,0
Well established high quality material (gt40yrs
experience) Oxidizable !
Silicon compatible Available in all fabs
Opto Power RF applications Ge compatible

LETI S.Deleonibus, ICSICT 2004, Beijing, Oct.
2004 , S.Deleonibus et al.,
Int.Journ. High Speed Electronics, March 2006
56
Perspectives Nanoelectronics CMOS devices

• Scaling can be foreseen down to Lg5nm.
• Nanoelectronics Base platform
• Power consumption major issue (sub 1V
  supply voltage).
• gt Device/ system architecture optimization

FDSOI Advanced substrate (BOX, stressors,
thermal shunts,) Dual strained channels(GeOI
option) Dual metal gates (Hi Perf) Metallic SD
(Schottky vs ohmic cts)
New routes (LETI playground)
New device architectures Max Ion/Ioff and Low
Power Multigate, Multichannels, Nanowires,
Nanotubes, IMOS,
3D integration elementary function
New SOC concepts(analog, RF, Hi Perf,Memories)
compound SC/OI/Si based substrate, molecular
electronics,