Fonctionnement de l'unit

1
Fonctionnement de l'unité centrale
2
Schéma général de l'unité centrale
Mémoire centrale
H
Séquenceur
CO
0 1 2 3 k k1 k2 ...
RI
RA
U.A.L.
B
RD
A
BUS
3

• La mémoire centrale contient
• des données
• des programmes

Mémoire centrale
H
Séquenceur
CO
0 1 2 3 k k1 k2 ...
41
RI
145
720
RA
CHA 0 CHB 2 ADD RGA 3
U.A.L.
B
RD
A
BUS
4
Le registre dadresse (RA) contient ladresse du
mot mémoire à lire ou à écrire
Mémoire centrale
H
Séquenceur
CO
0 1 2 3 k k1 k2 ...
41
RI
145
720
RA
1
3
CHA 0 CHB 2 ADD RGA 3
U.A.L.
B
RD
A
BUS
5
Le registre donnée (RD) contient linformation
lue ou à écrire dans le mot dont ladresse est
dans RA
Mémoire centrale
H
Séquenceur
CO
0 1 2 3 k k1 k2 ...
41
RI
145
720
RA
3
CHA 0 CHB 2 ADD RGA 3
U.A.L.
B
RD
A
826
826
BUS
6
Lunité Arithmétique et Logique effectue les
calculs (, -, , /) et les opérations logiques
(et, ou, non)
Mémoire centrale
H
Séquenceur
CO
0 1 2 3 k k1 k2 ...
41
RI
145
720
826
RA
3
CHA 0 CHB 2 ADD RGA 3
U.A.L.
LU.A.L. manipule les données des registres A et B
B
RD
A
826
826
18
BUS
7
Les unités déchange assurent la communication
entre lunité centrale et les périphériques
Mémoire centrale
H
Séquenceur
CO
0 1 2 3 k k1 k2 ...
41
RI
145
720
826
RA
3
CHA 0 CHB 2 ADD RGA 3
U.A.L.
B
RD
A
826
826
18
BUS
U.E.
U.E.
8
Le bus assure la communication entre les
composants de lunité centrale
Mémoire centrale
H
Séquenceur
CO
0 1 2 3 k k1 k2 ...
41
RI
145
720
826
RA
3
CHA 0 CHB 2 ADD RGA 3
U.A.L.
B
RD
A
826
826
18
BUS
U.E.
U.E.
9
Le compteur ordinal (CO)
Mémoire centrale
H
Séquenceur
CO
k
0 1 2 3 k k1 k2 ...
41
RI
145
720
Le CO contient ladresse mémoire de la prochaine
instruction à exécuter.
826
RA
3
CHA 0 CHB 2 ADD RGA 3
U.A.L.
B
RD
A
826
826
18
BUS
U.E.
U.E.
10
Le registre dinstruction (RI) contient
linstruction en cours dexécution
Mémoire centrale
H
Séquenceur
CO
k
0 1 2 3 k k1 k2 ...
41
RGB 3
RI
145
720
826
RA
3
CHA 0 CHB 2 ADD RGA 3
U.A.L.
B
RD
A
826
826
18
BUS
U.E.
U.E.
11
Le séquenceur envoie ses commandes aux autres
organes de lunité centrale au rythme de
lhorloge (H)
commandes
Mémoire centrale
H
Séquenceur
CO
k
0 1 2 3 k k1 k2 ...
41
RGB 3
RI
145
720
826
RA
3
CHA 0 CHB 2 ADD RGA 3
U.A.L.
B
RD
A
826
826
18
BUS
U.E.
U.E.
12
Le séquenceur, lhorloge et le registre
dinstruction (RI) constituent lunité de commande
Unité de commande
Mémoire centrale
H
Séquenceur
CO
k
0 1 2 3 k k1 k2 ...
41
RGB 3
RI
145
720
826
RA
3
CHA 0 CHB 2 ADD RGA 3
U.A.L.
B
RD
A
826
826
18
BUS
U.E.
U.E.
13
Lunité de commande, lunité arithmétique et
logique, le bus et les registres CO, RA et RD
constituent le processeur
Unité de commande
Mémoire centrale
H
Séquenceur
CO
k
0 1 2 3 k k1 k2 ...
41
RGB 3
RI
145
720
826
RA
3
CHA 0 CHB 2 ADD RGA 3
U.A.L.
B
RD
A
826
826
18
BUS
U.E.
U.E.
14
Simulation de lexécution dune instruction
Mémoire centrale
H
Séquenceur
CO
k
0 1 2 3 k k1 k2 ...
41
RGB 3
RI
145
720
826
RA
3
CHA 0 CHB 2 ADD RGA 3
U.A.L.
B
RD
A
826
826
18
BUS
U.E.
U.E.
15

• Lecture de linstruction
• copie du compteur ordinal (CO)
• dans le registre adresse (RA)

Lecture CO
Écriture RA
Mémoire centrale
H
Séquenceur
k
CO
k
0 1 2 3 k k1 k2 ...
41
RGB 3
RI
145
720
826
k
RA
3
CHA 0 CHB 2 ADD RGA 3
U.A.L.
B
RD
A
826
826
18
BUS
U.E.
U.E.
16

• copie du compteur ordinal (CO)
• dans le registre adresse (RA)

• Lecture de linstruction
• lecture de la mémoire

Lecture mémoire
Mémoire centrale
H
Séquenceur
CO
k
0 1 2 3 k k1 k2 ...
41
RGB 3
RI
145
720
826
k
RA
CHA 0
CHA 0 CHB 2 ADD RGA 3
U.A.L.
B
RD
A
826
826
18
BUS
U.E.
U.E.
17

• lecture de la mémoire

• Lecture de linstruction
• copie du registre donnée (RD)
• dans le registre instruction (RI)

Lecture RD
Écriture RI
Mémoire centrale
H
Séquenceur
CO
k
0 1 2 3 k k1 k2 ...
41
RGB 3
RI
CHA 0
145
720
826
k
RA
CHA 0 CHB 2 ADD RGA 3
U.A.L.
CHA 0
B
RD
A
CHA 0
826
18
BUS
U.E.
U.E.
18

• Lecture de linstruction
• copie du registre donnée (RD)
• dans le registre instruction (RI)

1. Incrémentation du compteur ordinal

Incrémenter CO
Mémoire centrale
H
Séquenceur
CO
k
k1
0 1 2 3 k k1 k2 ...
41
RI
CHA 0
145
720
826
k
RA
CHA 0 CHB 2 ADD RGA 3
U.A.L.
B
RD
A
CHA 0
826
18
BUS
U.E.
U.E.
19

1. Incrémentation du compteur ordinal

• Décodage de linstruction
• CHarger le registre A
• avec le mot dadresse 0

Mémoire centrale
H
Décodage
Séquenceur
CO
k1
0 1 2 3 k k1 k2 ...
41
RI
CHA 0
145
720
826
k
RA
CHA 0 CHB 2 ADD RGA 3
U.A.L.
B
RD
A
CHA 0
826
18
BUS
U.E.
U.E.
20

• Décodage de linstruction
• CHarger le registre A
• avec le mot dadresse 0

• Interprétation de linstruction
• copie de ladresse du RI
• dans le registre adresse RA

Lecture adressedu RI
Écriture RA
Mémoire centrale
H
Séquenceur
CO
k1
0 1 2 3 k k1 k2 ...
41
0
RI
CHA 0
145
720
826
k
0
RA
CHA 0 CHB 2 ADD RGA 3
U.A.L.
B
RD
A
CHA 0
826
18
BUS
U.E.
U.E.
21

• copie de ladresse du RI
• dans le registre adresse RA

• Interprétation de linstruction
• lecture en mémoire

Lecture mémoire
Mémoire centrale
H
Séquenceur
CO
k1
41
0 1 2 3 k k1 k2 ...
41
RI
CHA 0
145
720
826
0
RA
CHA 0 CHB 2 ADD RGA 3
U.A.L.
B
RD
A
CHA 0
826
18
BUS
U.E.
U.E.
22

• lecture en mémoire

• Interprétation de linstruction
• copie du registre donnée (RD)
• dans le registre A de lU.A.L.

Lecture RD
Écriture A
Mémoire centrale
H
Séquenceur
CO
k1
0 1 2 3 k k1 k2 ...
41
RI
CHA 0
145
720
826
0
RA
CHA 0 CHB 2 ADD RGA 3
U.A.L.
41
B
RD
A
41
41
826
18
BUS
U.E.
U.E.
23
Fin dexécution de linstruction le registre A
a été chargé avec la valeur du mot mémoire
dadresse 0
Simulation de lexécution dune séquence
dinstructions exécution des instructions
suivantes
Mémoire centrale
H
Séquenceur
CO
k1
0 1 2 3 k k1 k2 ...
41
RI
CHA 0
145
720
826
0
RA
CHA 0 CHB 2 ADD RGA 3
U.A.L.
B
RD
A
41
41
826
BUS
U.E.
U.E.
24

• Lecture de linstruction suivante
• copie du compteur ordinal (CO)
• dans le registre adresse (RA)

Lecture CO
Écriture RA
Mémoire centrale
H
Séquenceur
k1
CO
k1
0 1 2 3 k k1 k2 ...
41
CHA 0
RI
145
720
826
k1
RA
0
CHA 0 CHB 2 ADD RGA 3
U.A.L.
B
RD
A
41
826
41
BUS
U.E.
U.E.
25

• copie du compteur ordinal (CO)
• dans le registre adresse (RA)

• Lecture de linstruction suivante
• lecture de la mémoire

Lecture mémoire
Mémoire centrale
H
Séquenceur
CO
k1
0 1 2 3 k k1 k2 ...
41
CHA 0
RI
145
720
826
k1
RA
CHA 0 CHB 2 ADD RGA 3
CHB 2
U.A.L.
B
RD
A
41
826
41
BUS
U.E.
U.E.
26

• lecture de la mémoire

• Lecture de linstruction suivante
• copie du registre donnée (RD)
• dans le registre instruction (RI)

Lecture RD
Écriture RI
Mémoire centrale
H
Séquenceur
CO
k1
0 1 2 3 k k1 k2 ...
41
CHA 0
RI
CHB 2
145
720
826
k1
RA
CHA 0 CHB 2 ADD RGA 3
U.A.L.
CHB 2
B
RD
A
CHB 2
826
41
BUS
U.E.
U.E.
27

• Lecture de linstruction suivante
• copie du registre donnée (RD)
• dans le registre instruction (RI)

Incrémentation du compteur ordinal
Incrémenter CO
Mémoire centrale
H
Séquenceur
CO
k1
k2
0 1 2 3 k k1 k2 ...
41
RI
CHB 2
145
720
826
k1
RA
CHA 0 CHB 2 ADD RGA 3
U.A.L.
B
RD
A
CHB 2
826
41
BUS
U.E.
U.E.
28
Incrémentation du compteur ordinal
Décodage de linstruction CHarger le registre
B avec le mot dadresse 2
Mémoire centrale
H
Décodage
Séquenceur
CO
k2
0 1 2 3 k k1 k2 ...
41
RI
CHB 2
145
720
826
k1
RA
CHA 0 CHB 2 ADD RGA 3
U.A.L.
B
RD
A
CHB 2
826
41
BUS
U.E.
U.E.
29
Décodage de linstruction CHarger le registre
B avec le mot dadresse 2

• Interprétation de linstruction
• copie de ladresse du RI
• dans le registre adresse RA

Lecture adressedu RI
Écriture RA
Mémoire centrale
H
Séquenceur
CO
k2
0 1 2 3 k k1 k2 ...
41
2
RI
CHB 2
145
720
826
k1
2
RA
CHA 0 CHB 2 ADD RGA 3
U.A.L.
B
RD
A
CHB 2
826
41
BUS
U.E.
U.E.
30

• copie de ladresse du RI
• dans le registre adresse RA

• Interprétation de linstruction
• lecture en mémoire

Lecture mémoire
Mémoire centrale
H
Séquenceur
CO
k2
0 1 2 3 k k1 k2 ...
41
RI
CHB 2
145
720
720
826
2
RA
CHA 0 CHB 2 ADD RGA 3
U.A.L.
B
RD
A
CHB 2
826
41
BUS
U.E.
U.E.
31

• lecture en mémoire

• Interprétation de linstruction
• copie du registre donnée (RD)
• dans le registre B de lU.A.L.

Lecture RD
Écriture B
Mémoire centrale
H
Séquenceur
CO
k2
0 1 2 3 k k1 k2 ...
41
RI
CHB 2
145
720
826
2
RA
CHA 0 CHB 2 ADD RGA 3
U.A.L.
720
B
RD
A
720
720
826
41
BUS
U.E.
U.E.
32

• Interprétation de linstruction
• copie du registre donnée (RD)
• dans le registre B de lU.A.L.

• Lecture de linstruction suivante
• copie du compteur ordinal (CO)
• dans le registre adresse (RA)

Lecture CO
Écriture RA
Mémoire centrale
H
Séquenceur
k2
CO
k2
0 1 2 3 k k1 k2 ...
41
CHB 2
RI
145
720
826
k2
RA
2
CHA 0 CHB 2 ADD RGA 3
U.A.L.
B
RD
A
720
720
41
BUS
U.E.
U.E.
33

• copie du compteur ordinal (CO)
• dans le registre adresse (RA)

• Lecture de linstruction suivante
• lecture de la mémoire

Lecture mémoire
Mémoire centrale
H
Séquenceur
CO
k2
0 1 2 3 k k1 k2 ...
41
CHB 2
RI
145
720
826
k2
RA
CHA 0 CHB 2 ADD RGA 3
U.A.L.
ADD
B
RD
A
720
720
41
BUS
U.E.
U.E.
34

• lecture de la mémoire

• Lecture de linstruction suivante
• copie du registre donnée (RD)
• dans le registre instruction (RI)

Lecture RD
Écriture RI
Mémoire centrale
H
Séquenceur
CO
k2
0 1 2 3 k k1 k2 ...
41
CHB 2
RI
ADD
145
720
826
k2
RA
CHA 0 CHB 2 ADD RGA 3
U.A.L.
ADD
B
RD
A
ADD
720
41
BUS
U.E.
U.E.
35

• Lecture de linstruction suivante
• copie du registre donnée (RD)
• dans le registre instruction (RI)

Incrémentation du compteur ordinal
Incrémenter CO
Mémoire centrale
H
Séquenceur
CO
k2
k3
0 1 2 3 k k1 k2 ...
41
RI
ADD
145
720
826
k2
RA
CHA 0 CHB 2 ADD RGA 3
U.A.L.
B
RD
A
ADD
720
41
BUS
U.E.
U.E.
36
Incrémentation du compteur ordinal
Décodage de linstruction ADDitionner le
registre A et le registre B
Mémoire centrale
H
Décodage
Séquenceur
CO
k3
0 1 2 3 k k1 k2 ...
41
RI
ADD
145
720
826
k2
RA
CHA 0 CHB 2 ADD RGA 3
U.A.L.
B
RD
A
ADD
720
41
BUS
U.E.
U.E.
37
Décodage de linstruction ADDitionner le
registre A et le registre B
Interprétation de linstruction addition de A
et B (le résultat est placé dans A)
Addition
Mémoire centrale
H
Séquenceur
CO
k3
0 1 2 3 k k1 k2 ...
41
RI
ADD
145
720
826
k2
RA
CHA 0 CHB 2 ADD RGA 3
U.A.L.
761
B
RD
A
ADD
41
761
720
BUS
U.E.
U.E.
38
Interprétation de linstruction addition de A
et B (le résultat est placé dans A)

• Lecture de linstruction suivante
• copie du compteur ordinal (CO)
• dans le registre adresse (RA)

Lecture CO
Écriture RA
Mémoire centrale
H
Séquenceur
k3
CO
k3
0 1 2 3 k k1 k2 ...
41
ADD
RI
145
720
826
k3
RA
k2
CHA 0 CHB 2 ADD RGA 3
U.A.L.
B
RD
A
ADD
720
761
BUS
U.E.
U.E.
39

• copie du compteur ordinal (CO)
• dans le registre adresse (RA)

• Lecture de linstruction suivante
• lecture de la mémoire

Lecture mémoire
Mémoire centrale
H
Séquenceur
CO
k3
0 1 2 3 k k1 k2 ...
41
ADD
RI
145
720
826
k3
RA
CHA 0 CHB 2 ADD RGA 3
U.A.L.
RGA 3
B
RD
A
ADD
761
720
BUS
U.E.
U.E.
40

• lecture de la mémoire

• Lecture de linstruction suivante
• copie du registre donnée (RD)
• dans le registre instruction (RI)

Lecture RD
Écriture RI
Mémoire centrale
H
Séquenceur
CO
k3
0 1 2 3 k k1 k2 ...
41
ADD
RGA 3
RI
145
720
826
k3
RA
CHA 0 CHB 2 ADD RGA 3
U.A.L.
RGA 3
B
RD
A
RGA 3
761
720
BUS
U.E.
U.E.
41

• Lecture de linstruction suivante
• copie du registre donnée (RD)
• dans le registre instruction (RI)

Incrémentation du compteur ordinal
Incrémenter CO
Mémoire centrale
H
Séquenceur
CO
k3
k4
0 1 2 3 k k1 k2 ...
41
RI
RGA 3
145
720
826
k3
RA
CHA 0 CHB 2 ADD RGA 3
U.A.L.
B
RD
A
RGA 3
761
720
BUS
U.E.
U.E.
42
Incrémentation du compteur ordinal
Décodage de linstruction RanGer la valeur du
registre A dans le mot dadresse 3
Mémoire centrale
H
Décodage
Séquenceur
CO
k4
0 1 2 3 k k1 k2 ...
41
RI
RGA 3
145
720
826
k3
RA
CHA 0 CHB 2 ADD RGA 3
U.A.L.
B
RD
A
RGA 3
761
720
BUS
U.E.
U.E.
43
Décodage de linstruction RanGer la valeur du
registre A dans le mot dadresse 3

• Interprétation de linstruction
• copie de ladresse du RI
• dans le registre adresse RA

Lecture adressedu RI
Écriture RA
Mémoire centrale
H
Séquenceur
CO
k4
0 1 2 3 k k1 k2 ...
41
3
RI
RGA 3
145
720
826
k3
3
RA
CHA 0 CHB 2 ADD RGA 3
U.A.L.
B
RD
A
RGA 3
761
720
BUS
U.E.
U.E.
44

• copie de ladresse du RI
• dans le registre adresse RA

• Interprétation de linstruction
• copie du registre A
• dans le registre donnée RD

Lecture A
Écriture RD
Mémoire centrale
H
Séquenceur
CO
k4
0 1 2 3 k k1 k2 ...
41
RI
RGA 3
145
720
826
3
RA
CHA 0 CHB 2 ADD RGA 3
U.A.L.
761
B
RD
A
RGA 3
761
761
720
BUS
U.E.
U.E.
45

• copie du registre A
• dans le registre donnée RD

• Interprétation de linstruction
• écriture en mémoire

Écriture mémoire
Mémoire centrale
H
Séquenceur
CO
k4
0 1 2 3 k k1 k2 ...
41
RGA 3
RI
145
720
826
3
RA
CHA 0 CHB 2 ADD RGA 3
U.A.L.
B
RD
A
761
761
761
720
BUS
U.E.
U.E.
46

• Interprétation de linstruction
• écriture en mémoire

Fin de la simulation de lexécution dune
séquence dinstructions
Mémoire centrale
H
Séquenceur
CO
k4
0 1 2 3 k k1 k2 ...
41
RGA 3
RI
145
720
761
3
RA
CHA 0 CHB 2 ADD RGA 3
U.A.L.
B
RD
A
761
761
720
BUS
U.E.
U.E.