? Seaka:???????????0 0" 140.115.235.65 12/04

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? Seaka???????????0 0"
140.115.235.65 12/04 ? tlyeh??? ?????? (????)
??? ?? ??????? ??? ????? ??????????????????
140.115.7.94 12/05 ? tlyeh ??? ?????
???????? 140.115.7.94 12/05 ?
tlyeh ??? ???? ????
140.115.7.94 12/05 ? lambdadriver?...??????...
140.115.214.238 12/05 ?
lambdadriver?????????...???!?
140.115.214.238 12/05 ? xiiuili????......_at__at_"
140.115.214.56 12/05 ?
xiiuili???????...
140.115.214.56 12/05 ? xiiuili?? ????
???????? _at__at_" 140.115.214.56 12/05 ?
onepieceQ??!!!
140.115.214.246 12/05 ? ant3690?...??
140.115.65.30 12/05 ?
tlyeh??????? ??????????
140.115.7.94 12/06 ? tlyeh ?? ?? ??? ??????????
140.115.7.94 12/06 ? tlyeh ??
??????? ????!! ??? 140.115.7.94
12/06 ? tlyeh???????? ????? ?????!
140.115.7.94 12/06 ?? morphous (SCP????)
Wed Dec 6 131332 2006 ?? ME-1A ?? ????
12.05 ?????? http//140.115.67.230/ncume_dl_verilo
g_intro.ppt ? jackchangP4?????ModelSim
220.134.24.151 12/06 ?
jackchangp8p10??????modeule??????
220.134.24.151 12/06 ? jackchangp14
?always???nogedge??negedge 220.134.24.151
12/06 ? morphous??? ?????????....
140.115.67.228 12/06 ? morphous??????????bug?...
140.115.67.228 12/06
2
? ? ? ? ? ? ? ? ? ?

• FPGA (Filed Programmable Gate Array)
• CPLD (Complex Programmable Logic
  Device)

3
??

• CPLD???????? ???????
• ????????
• ?????????????????
• ????E2PROM?Flash??,?????????????????
• Verilog

• FPGA?????????
• ?????????????????????
• ?????????????????????
• ????????
• ??????SRAM??,??????????????????????????????
• VHDL

4
????

• Mdelsim
• ISE ( Xilinx Project Navigator)

5
Verilog HDL??

6
Outline

• Introduction
• ??????
• ???????
• module
• port
• ???Logic Gates
• ???????

7
Introduction

• Verilog HDL?????????,?????????????
• ???C??????????????
• ???????????????Verilog HDL?
• ???????????Verilog HDL????,???Verilog
  HDL????????????????

8
??????

1. Behavioral level????????????,?????????????,?????
   C?????
2. Dataflow level????????????????,?????????
3. Gate level????Logic gates????,??Logic
   gates??????
4. Switch level????,???????????????

9
Gate level
10
Behavioral

• module Beh_AND ( in1 , in2 , Out)
• input in1 , in2
• output Out
• reg Out
• always _at_ ( in1 or in2 )
• begin Out in1 in2
• end
• endmodule

11
Data Flow

• module DF_AND ( in1 , in2 , Out)
• input in1, in2
• output Out
• wrie Out
• assign Out in1 in2
• endmodule

12
??????

• 0
• 1
• X ???
• Z ???

13
???? assign

• assign
• ?????? wire , wand , wor ,tri
• ???????? Data Flow Model
• wire a,b,c // ???????????
• assign a b c //a b ?c ? and ??

14
???? always

• ??????????port ,?????????????????????
• always _at_(a or b)
• begin
• fabc
• end

15
always ??

• always _at_( posedge clock)
• begin
• end
• // posedge ????
• // nogedge ????

16
wire ??

• ?????????????
• ???????????????
• ???????? z

17
reg

• ???
• ??????? ,????????,??????????????,???(wire)????????
  ?????
• ???????? x

18
??wire ? reg ??

• wire ???? assign ??? ,??????always?????
• Wire a,b,c
• assign a c
• reg ????always?????
• input 30 a, b
• output 30 c
• reg 30 c
• always _at_(a or b)
• Begin
• cab
• end

19
???????

• NOT
• AND
• OR
• XOR
• XNOR

20
??

• Assign a b // not
• // ? b 4b0010
• // ? a 4b1101
• Assign a b c // and
• // ? b 4b0011
• // ? c 4b1010
• // ? a 4b0010

21
??

• Assign a bc // or
• // ? b 4b0011
• // ? c 4b1010
• // ? a 4b1011
• Assign a b c // and
• // ? b 4b0011
• // ? b 4b1010
• // ? a 4b1001

22
?????

• AND , NAND , OR , NOR
• XOR , NXOR
• assign ab
• assign ab

23
?????

• ! NOT , AND , OR ??
• ! NOT
• ?? ??? , ?? ! ? ??
• ????????????????,??????1?????0
• ???????0?????1
• a !a
• 01 , 10 , 001 , 01 0 , 100 , 110 , 001

24
AND

• ????

25
????-??(module)

• Module??input, output, bi-direction ports??????
• ????????Module???????Module?????
• Ex.module fulladd4(SUM,C_OUT,A,B,C_IN)endmodu
  le//?port?modulemodule Topendmodule/?????p
  ort?modole,???????/

Input?Output
?????(????)
26
Level???

• Top Level Module?????????Modules?
• Modules?????????Modules?

Top Level Module X
Module T1
A
B
Module T2
A
B
Module T3
A
B
27
??
module X(a,b,c,d,e,f) T1 jack1(y1,y2,x)
T2 jack2(k1,k2,q) T3 jack3(z1,z2,p) endmo
dule module T1(u1,u2,u3) endmodule module
T2(v1,v2,v3) endmodule
Top Level Module X
Module T1
A
B
Module T2
A
B
Module T3
A
B
28
????-port

• ?module????????
• ????(output)???(input)???(inout)
• ???????input,output,inout,??????wire????
• ????????????clock,??????reg???(?????????)
• Ex. output q reg q //?????????
• ??wire?reg???????Ex. wire 70 a //8-bit
  a?? reg 400 address //41-bit address??

29
Ports?????

• Port????,????????Ex.fulladd4 fa0(SUM,
  ,A,B,C_IN)
• ?????????

Module X
???net?? ex. wire c
Module T1
30
??? Error ports

• module Top
• reg 30 A,B
• reg C_IN
• reg 30 SUM
• wire C_OUT
• fulladd4 fa0(SUM,C_OUT,A,B,C_IN)
• endmodule

module fulladd4(s,co,a,b,cin) endmodule
module???,?????,??????
Call fulladd4
fulladd4????????reg???sum