Les bus

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Les bus

• Principe des bus
• Les bus PC
• Le bus PCI

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Structure d'un bus parallèle

• Comporte un bus de donnée,
• 8 à 64 bits pour les données ou instructions
• un bus d'adresse,
• 16 à 32 bits pour l'adresse des données
• un bus de contrôle.
• Pour gérer les échanges

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Caractéristiques d'un bus

• Peut être multiplexé
• multiplexage des données avec les adresses
• transmission des données en plusieurs temps
• Peut être synchrone
• une horloge générale définit la chronologie des
  échanges, assistée d'un générateur d'attente
• Peut être asynchrone
• un dialogue entre source et destination définit
  la chronologie des échanges

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Le bus de contrôle

• Comprend nécessairement
• signaux de lecture et d'écriture
• signaux de synchronisation temporelle
• Peut incorporer
• signaux secondaires d'arbitrage
• signaux d'interruption
• autres signaux (DMA, gestion, etc.)

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Contrôle d'un bus

• Un bus comporte un ou plusieurs maîtres
• Il génère les adresses
• Il initie les échanges de contrôle
• les données viennent du maître ou de l'esclave
• Cas d'un bus multimaître
• A chaque échange un maître temporaire est élu
• l'élection est faite par des signaux d'arbitrage
• Le système fonctionne avec ou sans arbitre

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Structure de bus du PC

• Le PC comporte, comme tout ordinateur, plusieurs
  bus adaptés à chaque besoin spécifique
• ISA, USB, IDE pour les éléments externes,
• PCI, AGP, DRAM, GTL pour les éléments centraux.

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Bus GTL, généralités

• Cest le bus processeur, conçu pour deux ou
  quatre processeurs, et le chipset.
• La longueur est strictement limitée (14")
• Le chipset est placé entre les processeurs.

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GTL caractéristiques électriques

• Les sorties sont à drain ouvert
• Les entrées sont différentielles
• Un signal Vref à VTT2/3 doit donc être transmis
• VTT (1.5V) est connecté aux résistances de charge
• Le temps de vol est limité par le CI (dessin et
  longueur)

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GTL fonction

• Bus multimaître destiné au transfert rapide et
  synchrone des données des périphériques et la
  mémoire dynamique au cache de niveau 2
  fonctionnant à la vitesse du processeur ou une
  fraction de celui-ci
• Vitesse de transfert 534 Mo/s à plusieurs Go/s,
  selon la vitesse du processeur

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GTL, fonctionnement et signaux

• Les signaux sont démultiplexés (32 bits dadresse
  et 64 ou 72 bits de données),
• la maîtrise du bus (contrôle des adresses) est
  gérée de façon entièrement matérielle avec deux
  niveaux de priorité (18 signaux).
• Un signal dhorloge du chipset synchronise les
  échanges.

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Bus DRAM, généralités

• Ce sont les signaux logiques bruts émanant de la
  mémoire dynamique sur 64 ou 72 bits
• Les adresses sont multiplexées (RAS puis CAS)
• La mémoire se rafraîchit périodiquement ( toutes
  les 10 ms)
• Le transfert se fait de façon synchrone avec un
  timing dépendant des performances des mémoires,
  cest à dire que des temps dattente sont
  éventuellement ajoutés dans les cycles de
  transfert

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Bus DRAM, signaux

• Logique LVTTL 3.3 V
• 64 bits de données 8 bits ECC (éventuel)
• Signaux RAS et CAS pour chaque boîtier des
  barrettes
• Signaux de lecture et écriture
• Signaux de transfert ECC (mémoire EDO et SDRAM)

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Bus ISA, généralités

• Bus initial des premiers PC
• 8 bits (XT) avec extension 16 bits (AT) selon le
  périphérique connecté
• Gère les interruptions par hard (8 ou 15)
• Les DMA (4 ou 7 canaux)
• Gère le rafraîchissement de la mémoire
  (interruption sur le bus toutes les 15 µs)
• Gère les vitesses en mode asynchrone ou
  éventuellement synchrone

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Bus ISA, adresses

• Le bus dadresse nest pas multiplexé
• Il est sur 20 bits en mode réel ou 24 bits en
  mode protégé
• Il est limité à 16 bits (dont 10 utiles) pour les
  entrées-sorties
• Le signal A20 est géré à part (accès à la mémoire
  haute) avec un bug

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Bus ISA, transferts des données

• Le bus fonctionne à 6 MHz,
• En 16 bits un mot est transféré toutes les 3
  périodes (dont un wait state optionnel)
• En 8 bits un octet est transféré toutes les 6
  périodes
• Le périphérique sélectionné peut demander un
  transfert accéléré (0 ws) ou une attente
• Il précise si il est de type 8 ou 16 bits

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Bus ISA, DMA

• Il y a quatre canaux pour les transferts
  doctets, plus 3 canaux pour la moitié haute des
  mots de 16 bits
• Le transfert se fait à raison dun mot toutes les
  1.66 µs (600 ko/s ou 1.2 Mo/s)
• Le canal 2 est réservé au lecteur de disquette
• Le canal 4 nexiste pas

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Bus ISA, interruptions

• Il y a 15 sources (INT 2 nexiste pas)
• Les interruptions ne peuvent pas être partagées
• INT 0 est réservé au temporisateur
• INT 1 est réservé au clavier
• INT 3 et 4 aux ports série (2, 1, 4, 3)
• INT 5 et 7 sont réservés aux ports parallèles (2,
  1)
• INT 6 est réservé au lecteur de disquettes
• INT 8 est réservé à lhorloge temps réel
• INT 9 est réservé au contrôleur décran (souvent
  inutilisé)
• INT 13 et 14 sont réservés aux interfaces IDE
• les interruptions 10, 11, 12, 15 se partagent les
  autres périphériques

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BUS IDE

• IDE signifie intelligent drive electronic ce
  qui sous-entend que le bus ne prend que très peu
  de choses en charge, tout devant être pris en
  charge par le processeur central et celui du
  disque dur.
• Cest une réplique du bus ISA, seul le contrôle
  pour deux disques par port a été rajouté.
• Une extension du protocole permet de saffranchir
  des timings du bus ISA initial et donc
  daccélérer le transfert à 33 MHz, 66 MHz ou plus
  de façon synchrone avec le bus PCI sur lequel il
  est connecté (UDMA).

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Bus PCI, généralités

• Bus général destiné au transfert de données entre
  une unité centrale et des périphériques
• Standard mondial non lié à un constructeur ou un
  processeur
• Bus multimaître avec gestion du Plug Play grâce
  à la présence de registres dans chaque adaptateur
  PCI
• Transmission synchrone à 33 MHz sur 32 bits,
  extensible à 66 MHz sur 64 bits

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Bus PCI, signaux

• Logique TTL 5V ou 3.3 V
• Multiplexage des adresses et données
• Dispositif pour sélectionner les registres de
  configuration ou de données
• Possibilité de verrouillage sur un périphérique
• Le chipset est maître du bus
• Cinq périphériques maximum partagent le bus

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Bus AGP généralités

• Bus destiné aux échanges de données entre la
  mémoire dynamique centrale et la mémoire propre
  du coprocesseur graphique
• Bus synchrone, variante et extension du bus PCI,
  fonctionnant à la vitesse du bus GTL
• Comporte un bus secondaire de signalisation, avec
  une file dattente de stockage des requêtes

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Bus AGP, signaux

• Logique LVTTL 3.3 V
• Adresses et données multiplexées
• Bus de signalisation sur 8 bits
• Transmission synchrone tamponnée par le chipset
• Initiation des requêtes par le chipset ou le
  coprocesseur graphique

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Bus USB

• Bus série (double par défaut) destiné à remplacer
  progressivement les connexions des périphériques
  à faible débit (ports séries et parallèles,
  souris, clavier, etc.)
• Transmission série synchrone à 1 Mbit/s ou 12
  Mbit/s (125k octet/s ou 600k octets/s)
• Chaque lien peut recevoir 5 périphériques
  connectés en cascade (peu utilisé).

24
Le bus PCI

• Présentation générale

25
Bus PCI, principe, historique
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Bus PCI, signaux (sens pour initiateur)

• bus carte
• AD310 lt--gt
• C/BE30 ---gt
• PAR lt--gt
• FRAME lt--gt
• TRDY ---gt
• IRDY lt--gt
• STOP lt--gt
• DEVSEL ---gt
• LOCK lt--gt
• REQ lt---
• GNT ---gt
• CLK ---gt
• RST ---gt
• PERR lt--gt
• SERR ---gt

• bus carte
• AD6332 lt--gt
• C/BE74 ---gt
• PAR64 lt--gt
• REQ64 lt--gt
• ACK64 ---gt
• CLKRUN lt--gt
• PME lt---
• 3.3Vaux ---gt
• TDI ---gt
• TDO lt---
• TCLK ---gt
• TMS ---gt
• TRST ---gt
• INTAD lt---

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Bus PCI, arbitrage

• L'arbitre de bus (chipset) reçoit toutes les
  requêtes (REQ) et sélectionne un maître en
  validant durant une période d'horloge son signal
  GRANT
• L'arbitrage se fait durant un cycle d'échange
  (arbitrage caché), il sera valide à la fin du
  cycle en cours
• La politique d'arbitrage dépend de l'arbitre
  (chipset)

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Bus PCI, commandes

• Lecture E/S
• Ecriture E/S
• Lecture mémoire
• Ecriture mémoire
• Ecriture mémoire multiple
• Lecture configuration
• Ecriture configuration

• Acquittement interruption
• Ecriture mémoire et invalidation
• Lecture ligne mémoire
• Cycle spécial
• Cycle d'adresse double

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Bus PCI, chronogramme
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Bus PCI, les interruptions

• Chaque connecteur PCI dispose de 4 interruptions
  matérielles, INTA à INTD
• Un gestionnaire d'interruption affecte les
  interruptions A à D au interruptions libres du
  processeur (0-15 dans le cas du PC)
• Les interruptions peuvent être partagées
• Le fonctionnement dépend du gestionnaire
  (chipset) et de la configuration P. P.

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Bus PCI, configuration

• Les registres de configuration principaux
  définissent le fabricant et le modèle de la carte
• D'autres registres de configuration définissent
  les possibilités et caractéristiques
• Les plug play définit les adresses de base de
  la carte

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Bus PCI, gestion des erreurs

• PERR définit une erreur de parité qui invalide
  la transaction en cours
• SERR définit une erreur grave mettant en cause
  l'intégrité du système qui est alors réinitialisé
• STOP permet d'arrêter une transaction en cours